Fitter report for DE1_SD_Card_Audio
Thu Aug 30 15:52:00 2007
Quartus II Version 7.1 Build 178 06/25/2007 Service Pack 1 SJ Full Version


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; Table of Contents ;
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  1. Legal Notice
  2. Fitter Summary
  3. Fitter Settings
  4. Fitter Netlist Optimizations
  5. Pin-Out File
  6. Fitter Resource Usage Summary
  7. Input Pins
  8. Output Pins
  9. Bidir Pins
 10. I/O Bank Usage
 11. All Package Pins
 12. PLL Summary
 13. PLL Usage
 14. Output Pin Default Load For Reported TCO
 15. Fitter Resource Utilization by Entity
 16. Delay Chain Summary
 17. Pad To Core Delay Chain Fanout
 18. Control Signals
 19. Global & Other Fast Signals
 20. Non-Global High Fan-Out Signals
 21. Fitter RAM Summary
 22. Fitter DSP Block Usage Summary
 23. DSP Block Details
 24. Interconnect Usage Summary
 25. LAB Logic Elements
 26. LAB-wide Signals
 27. LAB Signals Sourced
 28. LAB Signals Sourced Out
 29. LAB Distinct Inputs
 30. Fitter Device Options
 31. Advanced Data - General
 32. Advanced Data - Placement Preparation
 33. Advanced Data - Placement
 34. Advanced Data - Routing
 35. Fitter INI Usage
 36. Fitter Messages
 37. Fitter Suppressed Messages



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; Legal Notice ;
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Copyright (C) 1991-2007 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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; Fitter Summary                                                                     ;
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; Fitter Status                      ; Successful - Thu Aug 30 15:51:59 2007         ;
; Quartus II Version                 ; 7.1 Build 178 06/25/2007 SP 1 SJ Full Version ;
; Revision Name                      ; DE1_SD_Card_Audio                             ;
; Top-level Entity Name              ; DE1_SD_Card_Audio                             ;
; Family                             ; Cyclone II                                    ;
; Device                             ; EP2C20F484C7                                  ;
; Timing Models                      ; Final                                         ;
; Total logic elements               ; 4,861 / 18,752 ( 26 % )                       ;
;     Total combinational functions  ; 4,123 / 18,752 ( 22 % )                       ;
;     Dedicated logic registers      ; 3,070 / 18,752 ( 16 % )                       ;
; Total registers                    ; 3187                                          ;
; Total pins                         ; 287 / 315 ( 91 % )                            ;
; Total virtual pins                 ; 0                                             ;
; Total memory bits                  ; 79,360 / 239,616 ( 33 % )                     ;
; Embedded Multiplier 9-bit elements ; 4 / 52 ( 8 % )                                ;
; Total PLLs                         ; 2 / 4 ( 50 % )                                ;
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; Fitter Settings                                                                                                                         ;
+-----------------------------------------------------------------------+--------------------------------+--------------------------------+
; Option                                                                ; Setting                        ; Default Value                  ;
+-----------------------------------------------------------------------+--------------------------------+--------------------------------+
; Device                                                                ; EP2C20F484C7                   ;                                ;
; Fit Attempts to Skip                                                  ; 0                              ; 0.0                            ;
; Always Enable Input Buffers                                           ; Off                            ; Off                            ;
; Router Timing Optimization Level                                      ; Normal                         ; Normal                         ;
; Placement Effort Multiplier                                           ; 1.0                            ; 1.0                            ;
; Router Effort Multiplier                                              ; 1.0                            ; 1.0                            ;
; Optimize Hold Timing                                                  ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                                           ; Off                            ; Off                            ;
; PowerPlay Power Optimization                                          ; Normal compilation             ; Normal compilation             ;
; Optimize Timing                                                       ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing                            ; On                             ; On                             ;
; Limit to One Fitting Attempt                                          ; Off                            ; Off                            ;
; Final Placement Optimizations                                         ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                           ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                         ; 1                              ; 1                              ;
; PCI I/O                                                               ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                                 ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                             ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                    ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix II/II GX/III Cyclone II/III Arria GX ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                     ; On                             ; On                             ;
; Auto Merge PLLs                                                       ; On                             ; On                             ;
; Ignore PLL Mode When Merging PLLs                                     ; Off                            ; Off                            ;
; Perform Physical Synthesis for Combinational Logic for Fitting        ; Off                            ; Off                            ;
; Perform Physical Synthesis for Combinational Logic for Performance    ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                          ; Off                            ; Off                            ;
; Perform Logic to Memory Mapping for Fitting                           ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                             ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                                ; Off                            ; Off                            ;
; Fitter Effort                                                         ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                       ; Normal                         ; Normal                         ;
; Auto Global Clock                                                     ; On                             ; On                             ;
; Auto Global Register Control Signals                                  ; On                             ; On                             ;
; Stop After Congestion Map Generation                                  ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                     ; Off                            ; Off                            ;
; Use smart compilation                                                 ; Off                            ; Off                            ;
+-----------------------------------------------------------------------+--------------------------------+--------------------------------+


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; Fitter Netlist Optimizations                                                                                                                                                                                                                                                                                                                                                                                       ;
+-----------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+----------------------------------------+-----------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------+
; Node                                                                                                                              ; Action          ; Operation        ; Reason                                 ; Node Port ; Destination Node                                                                                                                                                  ; Destination Port ;
+-----------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+----------------------------------------+-----------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------+
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[0]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[0]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[0]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[1]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[1]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[1]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[2]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[2]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[2]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[3]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[3]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[3]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[4]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[4]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[4]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[5]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[5]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[5]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[6]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[6]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[6]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[7]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[7]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[7]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[8]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[8]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[8]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[9]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[9]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[9]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[10]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[10]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[10]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[11]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[11]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[11]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[12]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[12]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[12]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[13]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[13]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[13]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[14]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[14]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[14]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[15]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[15]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[15]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[16]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[17]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[18]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[19]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[20]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[21]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[22]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[23]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[24]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[25]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[26]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[27]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[28]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[29]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[30]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[31]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[0]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[0]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[0]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[0]~_Duplicate_1                                                                            ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[1]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
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; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[1]~_Duplicate_1                                                                            ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
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; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[2]~_Duplicate_1                                                                            ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
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; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[4]~_Duplicate_1                                                                            ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
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; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[13]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[13]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[13]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[13]~_Duplicate_1                                                                           ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[14]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[14]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[14]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[14]~_Duplicate_1                                                                           ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[15]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[15]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[15]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[15]~_Duplicate_1                                                                           ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|D_bht_data[0]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_bht_module:cpu_0_bht|altsyncram:the_altsyncram|altsyncram_q8e1:auto_generated|altsyncram_pfn1:altsyncram1|q_a[0]                ; PORTADATAOUT     ;
; system_0:u0|cpu_0:the_cpu_0|D_bht_data[1]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_bht_module:cpu_0_bht|altsyncram:the_altsyncram|altsyncram_q8e1:auto_generated|altsyncram_pfn1:altsyncram1|q_a[1]                ; PORTADATAOUT     ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[0]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[0]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[1]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[1]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[2]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[2]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[3]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[3]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[4]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[4]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[5]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[5]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[6]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[6]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[7]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[7]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[8]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[8]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[9]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[9]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[10]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[10]                                                                                                                                                     ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[11]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[11]                                                                                                                                                     ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_bank[0]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_BA_0                                                                                                                                                         ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_bank[1]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_BA_1                                                                                                                                                         ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_cmd[0]                                                                                          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_WE_N                                                                                                                                                         ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_cmd[0]                                                                                          ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_cmd[0]~_Duplicate_1                                                                                                             ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_cmd[1]                                                                                          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_CAS_N                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_cmd[1]                                                                                          ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_cmd[1]~_Duplicate_1                                                                                                             ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_cmd[2]                                                                                          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_RAS_N                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_cmd[2]                                                                                          ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_cmd[2]~_Duplicate_1                                                                                                             ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_cmd[3]                                                                                          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_CS_N                                                                                                                                                         ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[0]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[0]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[0]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[0]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[1]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[1]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[1]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[1]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[2]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[2]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[2]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[2]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[3]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[3]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[3]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[3]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[4]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[4]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[4]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[4]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[5]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[5]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[5]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[5]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[6]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[6]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[6]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[6]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[7]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[7]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[7]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[7]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[8]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[8]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[8]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[8]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[9]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[9]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[9]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[9]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[10]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[10]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[10]                                                                                        ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[10]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[11]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[11]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[11]                                                                                        ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[11]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[12]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[12]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[12]                                                                                        ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[12]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[13]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[13]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[13]                                                                                        ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[13]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[14]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[14]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[14]                                                                                        ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[14]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[15]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[15]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[15]                                                                                        ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[15]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_dqm[0]                                                                                          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_LDQM                                                                                                                                                         ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_dqm[1]                                                                                          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_UDQM                                                                                                                                                         ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|oe                                                                                                ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[15]                                                                                                                                                       ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe                                                                                                ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_1                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_1                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[14]                                                                                                                                                       ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_1                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_2                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_2                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[13]                                                                                                                                                       ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_2                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_3                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_3                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[12]                                                                                                                                                       ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_3                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_4                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_4                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[11]                                                                                                                                                       ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_4                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_5                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_5                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[10]                                                                                                                                                       ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_5                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_6                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_6                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[9]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_6                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_7                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_7                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[8]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_7                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_8                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_8                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[7]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_8                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_9                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_9                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[6]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_9                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_10                                                                                                                  ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_10                                                                                  ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[5]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_10                                                                                  ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_11                                                                                                                  ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_11                                                                                  ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[4]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_11                                                                                  ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_12                                                                                                                  ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_12                                                                                  ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[3]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_12                                                                                  ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_13                                                                                                                  ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_13                                                                                  ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[2]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_13                                                                                  ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_14                                                                                                                  ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_14                                                                                  ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[1]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_14                                                                                  ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_15                                                                                                                  ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_15                                                                                  ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[0]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|za_data[0]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[0]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[1]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[1]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[2]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[2]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[3]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[3]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[4]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[4]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[5]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[5]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[6]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[6]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[7]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[7]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[8]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[8]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[9]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[9]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[10]                                                                                       ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[10]                                                                                                                                                       ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[11]                                                                                       ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[11]                                                                                                                                                       ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[12]                                                                                       ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[12]                                                                                                                                                       ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[13]                                                                                       ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[13]                                                                                                                                                       ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[14]                                                                                       ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[14]                                                                                                                                                       ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[15]                                                                                       ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[15]                                                                                                                                                       ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle                    ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[7]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle                    ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_1                                       ; REGOUT           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_1       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[6]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_1       ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_2                                       ; REGOUT           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_2       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[5]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_2       ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_3                                       ; REGOUT           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_3       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[4]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_3       ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_4                                       ; REGOUT           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_4       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[3]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_4       ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_5                                       ; REGOUT           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_5       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[2]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_5       ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_6                                       ; REGOUT           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_6       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[1]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_6       ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_7                                       ; REGOUT           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_7       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[0]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[0] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[0]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[1] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[1]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[2] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[2]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[3] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[3]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[4] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[4]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[5] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[5]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[6] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[6]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[7] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[7]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[0]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[0]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[1]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[1]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[2]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[2]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[3]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[3]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[4]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[4]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[5]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[5]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[6]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[6]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[7]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[7]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|select_n_to_the_cfi_flash_0            ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_CE_N                                                                                                                                                           ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[0]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[0]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[1]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[1]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[2]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[2]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[3]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[3]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[4]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[4]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[5]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[5]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[6]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[6]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[7]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[7]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[8]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[8]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[9]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[9]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[10]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[10]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[11]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[11]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[12]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[12]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[13]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[13]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[14]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[14]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[15]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[15]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[16]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[16]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[17]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[17]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[18]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[18]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[19]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[19]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[20]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[20]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[21]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[21]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_readn               ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_OE_N                                                                                                                                                           ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|write_n_to_the_cfi_flash_0             ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_WE_N                                                                                                                                                           ; DATAIN           ;
+-----------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+----------------------------------------+-----------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in //file2/R1/DE1/cd/source/DE1_CD_v0.7/DE1_demonstrations/DE1_SD_Card_Audio/DE1_SD_Card_Audio.pin.


+----------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                                      ;
+---------------------------------------------+------------------------------------------------------+
; Resource                                    ; Usage                                                ;
+---------------------------------------------+------------------------------------------------------+
; Total logic elements                        ; 4,861 / 18,752 ( 26 % )                              ;
;     -- Combinational with no register       ; 1791                                                 ;
;     -- Register only                        ; 738                                                  ;
;     -- Combinational with a register        ; 2332                                                 ;
;                                             ;                                                      ;
; Logic element usage by number of LUT inputs ;                                                      ;
;     -- 4 input functions                    ; 2254                                                 ;
;     -- 3 input functions                    ; 1179                                                 ;
;     -- <=2 input functions                  ; 690                                                  ;
;     -- Register only                        ; 738                                                  ;
;                                             ;                                                      ;
; Logic elements by mode                      ;                                                      ;
;     -- normal mode                          ; 3731                                                 ;
;     -- arithmetic mode                      ; 392                                                  ;
;                                             ;                                                      ;
; Total registers*                            ; 3,187 / 19,649 ( 16 % )                              ;
;     -- Dedicated logic registers            ; 3,070 / 18,752 ( 16 % )                              ;
;     -- I/O registers                        ; 117 / 897 ( 13 % )                                   ;
;                                             ;                                                      ;
; Total LABs:  partially or completely used   ; 403 / 1,172 ( 34 % )                                 ;
; User inserted logic elements                ; 0                                                    ;
; Virtual pins                                ; 0                                                    ;
; I/O pins                                    ; 287 / 315 ( 91 % )                                   ;
;     -- Clock pins                           ; 8 / 8 ( 100 % )                                      ;
; Global signals                              ; 13                                                   ;
; M4Ks                                        ; 24 / 52 ( 46 % )                                     ;
; Total memory bits                           ; 79,360 / 239,616 ( 33 % )                            ;
; Total RAM block bits                        ; 110,592 / 239,616 ( 46 % )                           ;
; Embedded Multiplier 9-bit elements          ; 4 / 52 ( 8 % )                                       ;
; PLLs                                        ; 2 / 4 ( 50 % )                                       ;
; Global clocks                               ; 13 / 16 ( 81 % )                                     ;
; Average interconnect usage                  ; 11%                                                  ;
; Peak interconnect usage                     ; 29%                                                  ;
; Maximum fan-out node                        ; SDRAM_PLL:PLL1|altpll:altpll_component|_clk1~clkctrl ;
; Maximum fan-out                             ; 2383                                                 ;
; Highest non-global fan-out signal           ; system_0:u0|cpu_0:the_cpu_0|A_stall                  ;
; Highest non-global fan-out                  ; 710                                                  ;
; Total fan-out                               ; 27247                                                ;
; Average fan-out                             ; 3.36                                                 ;
+---------------------------------------------+------------------------------------------------------+
*  Register count does not include registers inside RAM blocks or DSP blocks.



+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                        ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name        ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; AUD_ADCDAT  ; B6    ; 3        ; 3            ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; CLOCK_24[0] ; B12   ; 4        ; 24           ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; CLOCK_24[1] ; A12   ; 4        ; 24           ; 27           ; 1           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; CLOCK_27[0] ; D12   ; 3        ; 24           ; 27           ; 2           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; CLOCK_27[1] ; E12   ; 3        ; 24           ; 27           ; 3           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; CLOCK_50    ; L1    ; 2        ; 0            ; 13           ; 0           ; 2                     ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; EXT_CLOCK   ; M21   ; 6        ; 50           ; 14           ; 3           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; KEY[0]      ; R22   ; 6        ; 50           ; 10           ; 1           ; 66                    ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; KEY[1]      ; R21   ; 6        ; 50           ; 10           ; 2           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; KEY[2]      ; T22   ; 6        ; 50           ; 9            ; 0           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; KEY[3]      ; T21   ; 6        ; 50           ; 9            ; 1           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; PS2_CLK     ; H15   ; 4        ; 44           ; 27           ; 1           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; PS2_DAT     ; J14   ; 4        ; 42           ; 27           ; 3           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; SW[0]       ; L22   ; 5        ; 50           ; 14           ; 0           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; SW[1]       ; L21   ; 5        ; 50           ; 14           ; 1           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; SW[2]       ; M22   ; 6        ; 50           ; 14           ; 2           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; SW[3]       ; V12   ; 7        ; 26           ; 0            ; 0           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; SW[4]       ; W12   ; 7        ; 26           ; 0            ; 1           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; SW[5]       ; U12   ; 8        ; 26           ; 0            ; 2           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; SW[6]       ; U11   ; 8        ; 26           ; 0            ; 3           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; SW[7]       ; M2    ; 1        ; 0            ; 13           ; 3           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; SW[8]       ; M1    ; 1        ; 0            ; 13           ; 2           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; SW[9]       ; L2    ; 2        ; 0            ; 13           ; 1           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; TCK         ; C7    ; 3        ; 7            ; 27           ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; TCS         ; D8    ; 3        ; 9            ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; TDI         ; E8    ; 3        ; 11           ; 27           ; 3           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; UART_RXD    ; F14   ; 4        ; 35           ; 27           ; 2           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                    ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name          ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; AUD_DACDAT    ; B5    ; 3        ; 3            ; 27           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; AUD_XCK       ; B4    ; 3        ; 1            ; 27           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[0]  ; W4    ; 1        ; 0            ; 3            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[10] ; W3    ; 1        ; 0            ; 3            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[11] ; N6    ; 1        ; 0            ; 11           ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[1]  ; W5    ; 1        ; 0            ; 2            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[2]  ; Y3    ; 1        ; 0            ; 3            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[3]  ; Y4    ; 1        ; 0            ; 3            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[4]  ; R6    ; 1        ; 0            ; 7            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[5]  ; R5    ; 1        ; 0            ; 7            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[6]  ; P6    ; 1        ; 0            ; 9            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[7]  ; P5    ; 1        ; 0            ; 9            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[8]  ; P3    ; 1        ; 0            ; 10           ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[9]  ; N4    ; 1        ; 0            ; 10           ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_BA_0     ; U3    ; 1        ; 0            ; 5            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_BA_1     ; V4    ; 1        ; 0            ; 2            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_CAS_N    ; T3    ; 1        ; 0            ; 5            ; 1           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_CKE      ; N3    ; 1        ; 0            ; 10           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_CLK      ; U4    ; 1        ; 0            ; 2            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_CS_N     ; T6    ; 1        ; 0            ; 5            ; 0           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_LDQM     ; R7    ; 1        ; 0            ; 9            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_RAS_N    ; T5    ; 1        ; 0            ; 6            ; 2           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_UDQM     ; M5    ; 1        ; 0            ; 12           ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_WE_N     ; R8    ; 1        ; 0            ; 9            ; 0           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[0]    ; AB20  ; 7        ; 48           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[10]   ; R12   ; 7        ; 33           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[11]   ; T12   ; 7        ; 31           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[12]   ; AB14  ; 7        ; 33           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[13]   ; AA13  ; 7        ; 29           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[14]   ; AB13  ; 7        ; 29           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[15]   ; AA12  ; 7        ; 29           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[16]   ; AB12  ; 7        ; 29           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[17]   ; AA20  ; 7        ; 48           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[18]   ; U14   ; 7        ; 39           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[19]   ; V14   ; 7        ; 37           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[1]    ; AA14  ; 7        ; 33           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[20]   ; U13   ; 7        ; 31           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[21]   ; R13   ; 7        ; 37           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[2]    ; Y16   ; 7        ; 44           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[3]    ; R15   ; 7        ; 42           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[4]    ; T15   ; 7        ; 39           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[5]    ; U15   ; 7        ; 46           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[6]    ; V15   ; 7        ; 46           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[7]    ; W15   ; 7        ; 39           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[8]    ; R14   ; 7        ; 42           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[9]    ; Y13   ; 7        ; 31           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_CE_N       ; AB15  ; 7        ; 33           ; 0            ; 0           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_OE_N       ; AA15  ; 7        ; 35           ; 0            ; 3           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_RST_N      ; W14   ; 7        ; 35           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_WE_N       ; Y14   ; 7        ; 39           ; 0            ; 1           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX0[0]       ; J2    ; 2        ; 0            ; 18           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX0[1]       ; J1    ; 2        ; 0            ; 18           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX0[2]       ; H2    ; 2        ; 0            ; 19           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX0[3]       ; H1    ; 2        ; 0            ; 19           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX0[4]       ; F2    ; 2        ; 0            ; 20           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX0[5]       ; F1    ; 2        ; 0            ; 20           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX0[6]       ; E2    ; 2        ; 0            ; 20           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX1[0]       ; E1    ; 2        ; 0            ; 20           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX1[1]       ; H6    ; 2        ; 0            ; 21           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX1[2]       ; H5    ; 2        ; 0            ; 21           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX1[3]       ; H4    ; 2        ; 0            ; 21           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX1[4]       ; G3    ; 2        ; 0            ; 21           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX1[5]       ; D2    ; 2        ; 0            ; 22           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX1[6]       ; D1    ; 2        ; 0            ; 22           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX2[0]       ; G5    ; 2        ; 0            ; 22           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX2[1]       ; G6    ; 2        ; 0            ; 23           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX2[2]       ; C2    ; 2        ; 0            ; 23           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX2[3]       ; C1    ; 2        ; 0            ; 23           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX2[4]       ; E3    ; 2        ; 0            ; 24           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX2[5]       ; E4    ; 2        ; 0            ; 24           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX2[6]       ; D3    ; 2        ; 0            ; 25           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX3[0]       ; F4    ; 2        ; 0            ; 23           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX3[1]       ; D5    ; 2        ; 0            ; 24           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX3[2]       ; D6    ; 2        ; 0            ; 24           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX3[3]       ; J4    ; 2        ; 0            ; 18           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX3[4]       ; L8    ; 2        ; 0            ; 19           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX3[5]       ; F3    ; 2        ; 0            ; 22           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX3[6]       ; D4    ; 2        ; 0            ; 25           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; I2C_SCLK      ; A3    ; 3        ; 1            ; 27           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[0]       ; U22   ; 6        ; 50           ; 7            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[1]       ; U21   ; 6        ; 50           ; 7            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[2]       ; V22   ; 6        ; 50           ; 7            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[3]       ; V21   ; 6        ; 50           ; 6            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[4]       ; W22   ; 6        ; 50           ; 5            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[5]       ; W21   ; 6        ; 50           ; 4            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[6]       ; Y22   ; 6        ; 50           ; 6            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[7]       ; Y21   ; 6        ; 50           ; 6            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[0]       ; R20   ; 6        ; 50           ; 10           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[1]       ; R19   ; 6        ; 50           ; 8            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[2]       ; U19   ; 6        ; 50           ; 4            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[3]       ; Y19   ; 6        ; 50           ; 2            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[4]       ; T18   ; 6        ; 50           ; 3            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[5]       ; V19   ; 6        ; 50           ; 2            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[6]       ; Y18   ; 6        ; 50           ; 2            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[7]       ; U18   ; 6        ; 50           ; 3            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[8]       ; R18   ; 6        ; 50           ; 8            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[9]       ; R17   ; 6        ; 50           ; 5            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SD_CLK        ; V20   ; 6        ; 50           ; 4            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[0]  ; AA3   ; 8        ; 1            ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[10] ; R11   ; 8        ; 20           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[11] ; T11   ; 8        ; 18           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[12] ; Y10   ; 8        ; 15           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[13] ; U10   ; 8        ; 13           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[14] ; R10   ; 8        ; 13           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[15] ; T7    ; 8        ; 5            ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[16] ; Y6    ; 8        ; 3            ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[17] ; Y5    ; 8        ; 3            ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[1]  ; AB3   ; 8        ; 1            ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[2]  ; AA4   ; 8        ; 1            ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[3]  ; AB4   ; 8        ; 1            ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[4]  ; AA5   ; 8        ; 3            ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[5]  ; AB10  ; 8        ; 22           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[6]  ; AA11  ; 8        ; 24           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[7]  ; AB11  ; 8        ; 24           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[8]  ; V11   ; 8        ; 20           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[9]  ; W11   ; 8        ; 20           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_CE_N     ; AB5   ; 8        ; 3            ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_LB_N     ; Y7    ; 8        ; 5            ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_OE_N     ; T8    ; 8        ; 5            ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_UB_N     ; W7    ; 8        ; 9            ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_WE_N     ; AA10  ; 8        ; 22           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; TDO           ; D7    ; 3        ; 9            ; 27           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; UART_TXD      ; G12   ; 4        ; 31           ; 27           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_B[0]      ; A9    ; 3        ; 15           ; 27           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_B[1]      ; D11   ; 3        ; 22           ; 27           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_B[2]      ; A10   ; 3        ; 20           ; 27           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_B[3]      ; B10   ; 3        ; 20           ; 27           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_G[0]      ; B8    ; 3        ; 13           ; 27           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_G[1]      ; C10   ; 3        ; 18           ; 27           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_G[2]      ; B9    ; 3        ; 15           ; 27           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_G[3]      ; A8    ; 3        ; 13           ; 27           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_HS        ; A11   ; 3        ; 22           ; 27           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_R[0]      ; D9    ; 3        ; 13           ; 27           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_R[1]      ; C9    ; 3        ; 9            ; 27           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_R[2]      ; A7    ; 3        ; 11           ; 27           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_R[3]      ; B7    ; 3        ; 11           ; 27           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_VS        ; B11   ; 3        ; 22           ; 27           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins                                                                                                                                                                                                                                                                                                                                          ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name        ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; AUD_ADCLRCK ; A6    ; 3        ; 3            ; 27           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; AUD_BCLK    ; A4    ; 3        ; 1            ; 27           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; AUD_DACLRCK ; A5    ; 3        ; 3            ; 27           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[0]  ; U1    ; 1        ; 0            ; 7            ; 0           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[10] ; P1    ; 1        ; 0            ; 11           ; 0           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[11] ; P2    ; 1        ; 0            ; 11           ; 1           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[12] ; R1    ; 1        ; 0            ; 8            ; 0           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[13] ; R2    ; 1        ; 0            ; 8            ; 1           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[14] ; T1    ; 1        ; 0            ; 8            ; 2           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[15] ; T2    ; 1        ; 0            ; 8            ; 3           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[1]  ; U2    ; 1        ; 0            ; 7            ; 1           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[2]  ; V1    ; 1        ; 0            ; 6            ; 0           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[3]  ; V2    ; 1        ; 0            ; 6            ; 1           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[4]  ; W1    ; 1        ; 0            ; 4            ; 0           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[5]  ; W2    ; 1        ; 0            ; 4            ; 1           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[6]  ; Y1    ; 1        ; 0            ; 4            ; 2           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[7]  ; Y2    ; 1        ; 0            ; 4            ; 3           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[8]  ; N1    ; 1        ; 0            ; 12           ; 2           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[9]  ; N2    ; 1        ; 0            ; 12           ; 3           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[0]    ; AB16  ; 7        ; 35           ; 0            ; 2           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[1]    ; AA16  ; 7        ; 35           ; 0            ; 1           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[2]    ; AB17  ; 7        ; 37           ; 0            ; 2           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[3]    ; AA17  ; 7        ; 37           ; 0            ; 1           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[4]    ; AB18  ; 7        ; 42           ; 0            ; 0           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[5]    ; AA18  ; 7        ; 44           ; 0            ; 3           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[6]    ; AB19  ; 7        ; 48           ; 0            ; 3           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[7]    ; AA19  ; 7        ; 48           ; 0            ; 2           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[0]   ; A13   ; 4        ; 26           ; 27           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[10]  ; A18   ; 4        ; 46           ; 27           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[11]  ; B18   ; 4        ; 46           ; 27           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[12]  ; A19   ; 4        ; 46           ; 27           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[13]  ; B19   ; 4        ; 46           ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[14]  ; A20   ; 4        ; 48           ; 27           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[15]  ; B20   ; 4        ; 48           ; 27           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[16]  ; C21   ; 5        ; 50           ; 24           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[17]  ; C22   ; 5        ; 50           ; 24           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[18]  ; D21   ; 5        ; 50           ; 21           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[19]  ; D22   ; 5        ; 50           ; 22           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[1]   ; B13   ; 4        ; 26           ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[20]  ; E21   ; 5        ; 50           ; 21           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[21]  ; E22   ; 5        ; 50           ; 21           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[22]  ; F21   ; 5        ; 50           ; 20           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[23]  ; F22   ; 5        ; 50           ; 20           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[24]  ; G21   ; 5        ; 50           ; 19           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[25]  ; G22   ; 5        ; 50           ; 19           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[26]  ; J21   ; 5        ; 50           ; 16           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[27]  ; J22   ; 5        ; 50           ; 16           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[28]  ; K21   ; 5        ; 50           ; 15           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[29]  ; K22   ; 5        ; 50           ; 15           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[2]   ; A14   ; 4        ; 29           ; 27           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[30]  ; J19   ; 5        ; 50           ; 17           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[31]  ; J20   ; 5        ; 50           ; 16           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[32]  ; J18   ; 5        ; 50           ; 17           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[33]  ; K20   ; 5        ; 50           ; 17           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[34]  ; L19   ; 5        ; 50           ; 15           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[35]  ; L18   ; 5        ; 50           ; 15           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[3]   ; B14   ; 4        ; 29           ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[4]   ; A15   ; 4        ; 33           ; 27           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[5]   ; B15   ; 4        ; 33           ; 27           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[6]   ; A16   ; 4        ; 33           ; 27           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[7]   ; B16   ; 4        ; 33           ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[8]   ; A17   ; 4        ; 37           ; 27           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[9]   ; B17   ; 4        ; 37           ; 27           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[0]   ; H12   ; 4        ; 31           ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[10]  ; C14   ; 4        ; 39           ; 27           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[11]  ; D14   ; 4        ; 35           ; 27           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[12]  ; D15   ; 4        ; 39           ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[13]  ; D16   ; 4        ; 42           ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[14]  ; C17   ; 4        ; 48           ; 27           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[15]  ; C18   ; 4        ; 48           ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[16]  ; C19   ; 5        ; 50           ; 24           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[17]  ; C20   ; 5        ; 50           ; 25           ; 4           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[18]  ; D19   ; 5        ; 50           ; 25           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[19]  ; D20   ; 5        ; 50           ; 25           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[1]   ; H13   ; 4        ; 37           ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[20]  ; E20   ; 5        ; 50           ; 23           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[21]  ; F20   ; 5        ; 50           ; 23           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[22]  ; E19   ; 5        ; 50           ; 25           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[23]  ; E18   ; 5        ; 50           ; 25           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[24]  ; G20   ; 5        ; 50           ; 23           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[25]  ; G18   ; 5        ; 50           ; 22           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[26]  ; G17   ; 5        ; 50           ; 22           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[27]  ; H17   ; 5        ; 50           ; 20           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[28]  ; J15   ; 5        ; 50           ; 18           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[29]  ; H18   ; 5        ; 50           ; 20           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[2]   ; H14   ; 4        ; 42           ; 27           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[30]  ; N22   ; 6        ; 50           ; 12           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[31]  ; N21   ; 6        ; 50           ; 12           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[32]  ; P15   ; 6        ; 50           ; 11           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[33]  ; N15   ; 6        ; 50           ; 11           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[34]  ; P17   ; 6        ; 50           ; 8            ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[35]  ; P18   ; 6        ; 50           ; 9            ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[3]   ; G15   ; 4        ; 39           ; 27           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[4]   ; E14   ; 4        ; 35           ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[5]   ; E15   ; 4        ; 42           ; 27           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[6]   ; F15   ; 4        ; 39           ; 27           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[7]   ; G16   ; 4        ; 44           ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[8]   ; F12   ; 4        ; 31           ; 27           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[9]   ; F13   ; 4        ; 35           ; 27           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; I2C_SDAT    ; B3    ; 3        ; 1            ; 27           ; 3           ; 3                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SD_CMD      ; Y20   ; 6        ; 50           ; 3            ; 2           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SD_DAT      ; W20   ; 6        ; 50           ; 2            ; 1           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SD_DAT3     ; U20   ; 6        ; 50           ; 5            ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[0]  ; AA6   ; 8        ; 7            ; 0            ; 0           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[10] ; V9    ; 8        ; 9            ; 0            ; 0           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[11] ; U9    ; 8        ; 13           ; 0            ; 3           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[12] ; R9    ; 8        ; 13           ; 0            ; 0           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[13] ; W8    ; 8        ; 9            ; 0            ; 1           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[14] ; V8    ; 8        ; 9            ; 0            ; 3           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[15] ; U8    ; 8        ; 5            ; 0            ; 1           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[1]  ; AB6   ; 8        ; 7            ; 0            ; 1           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[2]  ; AA7   ; 8        ; 11           ; 0            ; 2           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[3]  ; AB7   ; 8        ; 11           ; 0            ; 3           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[4]  ; AA8   ; 8        ; 15           ; 0            ; 1           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[5]  ; AB8   ; 8        ; 15           ; 0            ; 2           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[6]  ; AA9   ; 8        ; 18           ; 0            ; 1           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[7]  ; AB9   ; 8        ; 18           ; 0            ; 2           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[8]  ; Y9    ; 8        ; 11           ; 0            ; 1           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[9]  ; W9    ; 8        ; 11           ; 0            ; 0           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 0 pF ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+


+------------------------------------------------------------+
; I/O Bank Usage                                             ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage            ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1        ; 40 / 41 ( 98 % ) ; 3.3V          ; --           ;
; 2        ; 32 / 33 ( 97 % ) ; 3.3V          ; --           ;
; 3        ; 28 / 43 ( 65 % ) ; 3.3V          ; --           ;
; 4        ; 38 / 40 ( 95 % ) ; 3.3V          ; --           ;
; 5        ; 36 / 39 ( 92 % ) ; 3.3V          ; --           ;
; 6        ; 34 / 36 ( 94 % ) ; 3.3V          ; --           ;
; 7        ; 36 / 40 ( 90 % ) ; 3.3V          ; --           ;
; 8        ; 41 / 43 ( 95 % ) ; 3.3V          ; --           ;
+----------+------------------+---------------+--------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins                                                                                                                                  ;
+----------+------------+----------+---------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage      ; Dir.   ; I/O Standard ; Voltage ; I/O Type   ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+---------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; A1       ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; A2       ;            ; 3        ; VCCIO3              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A3       ; 325        ; 3        ; I2C_SCLK            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A4       ; 324        ; 3        ; AUD_BCLK            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A5       ; 322        ; 3        ; AUD_DACLRCK         ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A6       ; 320        ; 3        ; AUD_ADCLRCK         ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A7       ; 306        ; 3        ; VGA_R[2]            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A8       ; 304        ; 3        ; VGA_G[3]            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A9       ; 298        ; 3        ; VGA_B[0]            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A10      ; 293        ; 3        ; VGA_B[2]            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A11      ; 287        ; 3        ; VGA_HS              ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A12      ; 283        ; 4        ; CLOCK_24[1]         ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A13      ; 281        ; 4        ; GPIO_0[0]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A14      ; 279        ; 4        ; GPIO_0[2]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A15      ; 273        ; 4        ; GPIO_0[4]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A16      ; 271        ; 4        ; GPIO_0[6]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A17      ; 265        ; 4        ; GPIO_0[8]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A18      ; 251        ; 4        ; GPIO_0[10]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A19      ; 249        ; 4        ; GPIO_0[12]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A20      ; 247        ; 4        ; GPIO_0[14]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A21      ;            ; 4        ; VCCIO4              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A22      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AA1      ;            ; 1        ; VCCIO1              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AA2      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AA3      ; 82         ; 8        ; SRAM_ADDR[0]        ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA4      ; 85         ; 8        ; SRAM_ADDR[2]        ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA5      ; 89         ; 8        ; SRAM_ADDR[4]        ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA6      ; 97         ; 8        ; SRAM_DQ[0]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA7      ; 103        ; 8        ; SRAM_DQ[2]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA8      ; 111        ; 8        ; SRAM_DQ[4]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA9      ; 114        ; 8        ; SRAM_DQ[6]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA10     ; 120        ; 8        ; SRAM_WE_N           ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA11     ; 122        ; 8        ; SRAM_ADDR[6]        ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA12     ; 128        ; 7        ; FL_ADDR[15]         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA13     ; 130        ; 7        ; FL_ADDR[13]         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA14     ; 136        ; 7        ; FL_ADDR[1]          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA15     ; 138        ; 7        ; FL_OE_N             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA16     ; 140        ; 7        ; FL_DQ[1]            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA17     ; 144        ; 7        ; FL_DQ[3]            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA18     ; 153        ; 7        ; FL_DQ[5]            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA19     ; 162        ; 7        ; FL_DQ[7]            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA20     ; 164        ; 7        ; FL_ADDR[17]         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA21     ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AA22     ;            ; 6        ; VCCIO6              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB1      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AB2      ;            ; 8        ; VCCIO8              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB3      ; 83         ; 8        ; SRAM_ADDR[1]        ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB4      ; 84         ; 8        ; SRAM_ADDR[3]        ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB5      ; 88         ; 8        ; SRAM_CE_N           ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB6      ; 96         ; 8        ; SRAM_DQ[1]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB7      ; 102        ; 8        ; SRAM_DQ[3]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB8      ; 110        ; 8        ; SRAM_DQ[5]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB9      ; 113        ; 8        ; SRAM_DQ[7]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB10     ; 119        ; 8        ; SRAM_ADDR[5]        ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB11     ; 121        ; 8        ; SRAM_ADDR[7]        ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB12     ; 127        ; 7        ; FL_ADDR[16]         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB13     ; 129        ; 7        ; FL_ADDR[14]         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB14     ; 135        ; 7        ; FL_ADDR[12]         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB15     ; 137        ; 7        ; FL_CE_N             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB16     ; 139        ; 7        ; FL_DQ[0]            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB17     ; 143        ; 7        ; FL_DQ[2]            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB18     ; 152        ; 7        ; FL_DQ[4]            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB19     ; 161        ; 7        ; FL_DQ[6]            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB20     ; 163        ; 7        ; FL_ADDR[0]          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB21     ;            ; 7        ; VCCIO7              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB22     ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; B1       ;            ; 2        ; VCCIO2              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; B2       ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; B3       ; 326        ; 3        ; I2C_SDAT            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B4       ; 323        ; 3        ; AUD_XCK             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B5       ; 321        ; 3        ; AUD_DACDAT          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B6       ; 319        ; 3        ; AUD_ADCDAT          ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B7       ; 305        ; 3        ; VGA_R[3]            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B8       ; 303        ; 3        ; VGA_G[0]            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B9       ; 297        ; 3        ; VGA_G[2]            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B10      ; 292        ; 3        ; VGA_B[3]            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B11      ; 286        ; 3        ; VGA_VS              ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B12      ; 282        ; 4        ; CLOCK_24[0]         ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B13      ; 280        ; 4        ; GPIO_0[1]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B14      ; 278        ; 4        ; GPIO_0[3]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B15      ; 272        ; 4        ; GPIO_0[5]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B16      ; 270        ; 4        ; GPIO_0[7]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B17      ; 264        ; 4        ; GPIO_0[9]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B18      ; 250        ; 4        ; GPIO_0[11]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B19      ; 248        ; 4        ; GPIO_0[13]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B20      ; 246        ; 4        ; GPIO_0[15]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; B21      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; B22      ;            ; 5        ; VCCIO5              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; C1       ; 8          ; 2        ; HEX2[3]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; C2       ; 9          ; 2        ; HEX2[2]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; C3       ; 1          ; 2        ; ~nCSO~              ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; C4       ; 0          ; 2        ; ~ASDO~              ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; C5       ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; C6       ;            ; 3        ; VCCIO3              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; C7       ; 315        ; 3        ; TCK                 ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; C8       ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; C9       ; 310        ; 3        ; VGA_R[1]            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; C10      ; 296        ; 3        ; VGA_G[1]            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; C11      ;            ; 3        ; VCCIO3              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; C12      ;            ; 4        ; VCCIO4              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; C13      ; 275        ; 4        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; C14      ; 260        ; 4        ; GPIO_1[10]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; C15      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; C16      ; 254        ; 4        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; C17      ; 245        ; 4        ; GPIO_1[14]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; C18      ; 244        ; 4        ; GPIO_1[15]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; C19      ; 238        ; 5        ; GPIO_1[16]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; C20      ; 239        ; 5        ; GPIO_1[17]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; C21      ; 236        ; 5        ; GPIO_0[16]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; C22      ; 237        ; 5        ; GPIO_0[17]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; D1       ; 14         ; 2        ; HEX1[6]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; D2       ; 15         ; 2        ; HEX1[5]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; D3       ; 2          ; 2        ; HEX2[6]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; D4       ; 3          ; 2        ; HEX3[6]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; D5       ; 4          ; 2        ; HEX3[1]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; D6       ; 5          ; 2        ; HEX3[2]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; D7       ; 311        ; 3        ; TDO                 ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; D8       ; 309        ; 3        ; TCS                 ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; D9       ; 302        ; 3        ; VGA_R[0]            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; D10      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; D11      ; 289        ; 3        ; VGA_B[1]            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; D12      ; 284        ; 3        ; CLOCK_27[0]         ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; D13      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; D14      ; 267        ; 4        ; GPIO_1[11]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; D15      ; 259        ; 4        ; GPIO_1[12]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; D16      ; 255        ; 4        ; GPIO_1[13]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; D17      ;            ; 4        ; VCCIO4              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; D18      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; D19      ; 240        ; 5        ; GPIO_1[18]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; D20      ; 241        ; 5        ; GPIO_1[19]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; D21      ; 229        ; 5        ; GPIO_0[18]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; D22      ; 230        ; 5        ; GPIO_0[19]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; E1       ; 20         ; 2        ; HEX1[0]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; E2       ; 21         ; 2        ; HEX0[6]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; E3       ; 6          ; 2        ; HEX2[4]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; E4       ; 7          ; 2        ; HEX2[5]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; E5       ;            ;          ; VCCD_PLL3           ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; E6       ;            ;          ; VCCA_PLL3           ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; E7       ; 316        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; E8       ; 308        ; 3        ; TDI                 ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; E9       ; 301        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; E10      ;            ; 3        ; VCCIO3              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; E11      ; 288        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; E12      ; 285        ; 3        ; CLOCK_27[1]         ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; E13      ;            ; 4        ; VCCIO4              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; E14      ; 266        ; 4        ; GPIO_1[4]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; E15      ; 256        ; 4        ; GPIO_1[5]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; E16      ;            ;          ; GNDA_PLL2           ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; E17      ;            ;          ; GND_PLL2            ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; E18      ; 243        ; 5        ; GPIO_1[23]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; E19      ; 242        ; 5        ; GPIO_1[22]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; E20      ; 234        ; 5        ; GPIO_1[20]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; E21      ; 227        ; 5        ; GPIO_0[20]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; E22      ; 228        ; 5        ; GPIO_0[21]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F1       ; 22         ; 2        ; HEX0[5]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F2       ; 23         ; 2        ; HEX0[4]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F3       ; 13         ; 2        ; HEX3[5]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F4       ; 10         ; 2        ; HEX3[0]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F5       ;            ;          ; GND_PLL3            ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; F6       ;            ;          ; GND_PLL3            ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; F7       ;            ;          ; GNDA_PLL3           ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; F8       ; 312        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; F9       ; 307        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; F10      ; 295        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; F11      ; 294        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; F12      ; 276        ; 4        ; GPIO_1[8]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; F13      ; 269        ; 4        ; GPIO_1[9]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; F14      ; 268        ; 4        ; UART_RXD            ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; F15      ; 262        ; 4        ; GPIO_1[6]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; F16      ;            ;          ; VCCA_PLL2           ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; F17      ;            ;          ; VCCD_PLL2           ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; F18      ;            ;          ; GND_PLL2            ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; F19      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; F20      ; 235        ; 5        ; GPIO_1[21]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F21      ; 223        ; 5        ; GPIO_0[22]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F22      ; 224        ; 5        ; GPIO_0[23]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G1       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; G2       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; G3       ; 16         ; 2        ; HEX1[4]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G4       ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; G5       ; 12         ; 2        ; HEX2[0]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G6       ; 11         ; 2        ; HEX2[1]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G7       ; 317        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; G8       ; 313        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; G9       ;            ; 3        ; VCCIO3              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; G10      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; G11      ; 291        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; G12      ; 277        ; 4        ; UART_TXD            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; G13      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; G14      ;            ; 4        ; VCCIO4              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; G15      ; 261        ; 4        ; GPIO_1[3]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; G16      ; 252        ; 4        ; GPIO_1[7]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; G17      ; 231        ; 5        ; GPIO_1[26]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G18      ; 232        ; 5        ; GPIO_1[25]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G19      ;            ; 5        ; VCCIO5              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; G20      ; 233        ; 5        ; GPIO_1[24]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G21      ; 221        ; 5        ; GPIO_0[24]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G22      ; 222        ; 5        ; GPIO_0[25]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H1       ; 24         ; 2        ; HEX0[3]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H2       ; 25         ; 2        ; HEX0[2]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H3       ; 27         ; 2        ; GND*                ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; H4       ; 17         ; 2        ; HEX1[3]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H5       ; 18         ; 2        ; HEX1[2]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H6       ; 19         ; 2        ; HEX1[1]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H7       ; 318        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; H8       ; 314        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; H9       ; 300        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; H10      ; 299        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; H11      ; 290        ; 3        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; H12      ; 274        ; 4        ; GPIO_1[0]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; H13      ; 263        ; 4        ; GPIO_1[1]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; H14      ; 257        ; 4        ; GPIO_1[2]           ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; H15      ; 253        ; 4        ; PS2_CLK             ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; H16      ; 219        ; 5        ; GND*                ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; H17      ; 226        ; 5        ; GPIO_1[27]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H18      ; 225        ; 5        ; GPIO_1[29]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H19      ; 214        ; 5        ; GND*                ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; H20      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; H21      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; H22      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; J1       ; 29         ; 2        ; HEX0[1]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J2       ; 30         ; 2        ; HEX0[0]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J3       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; J4       ; 28         ; 2        ; HEX3[3]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J5       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; J6       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; J7       ;            ; 2        ; VCCIO2              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; J8       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; J9       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; J10      ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; J11      ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; J12      ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; J13      ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; J14      ; 258        ; 4        ; PS2_DAT             ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; J15      ; 220        ; 5        ; GPIO_1[28]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J16      ;            ; 5        ; VCCIO5              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; J17      ; 218        ; 5        ; GND*                ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; J18      ; 217        ; 5        ; GPIO_0[32]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J19      ; 216        ; 5        ; GPIO_0[30]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J20      ; 213        ; 5        ; GPIO_0[31]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J21      ; 211        ; 5        ; GPIO_0[26]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J22      ; 212        ; 5        ; GPIO_0[27]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K1       ; 37         ; 2        ; ^nCE                ;        ;              ;         ; --         ;                 ; --       ; --           ;
; K2       ; 32         ; 2        ; altera_reserved_tck ; input  ; 3.3-V LVTTL  ;         ; --         ; N               ; no       ; Off          ;
; K3       ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; K4       ; 36         ; 2        ; ^DATA0              ; input  ;              ;         ; --         ;                 ; --       ; --           ;
; K5       ; 31         ; 2        ; altera_reserved_tdi ; input  ; 3.3-V LVTTL  ;         ; --         ; N               ; no       ; Off          ;
; K6       ; 33         ; 2        ; altera_reserved_tms ; input  ; 3.3-V LVTTL  ;         ; --         ; N               ; no       ; Off          ;
; K7       ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; K8       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; K9       ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; K10      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; K11      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; K12      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; K13      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; K14      ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; K15      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; K16      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; K17      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; K18      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; K19      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; K20      ; 215        ; 5        ; GPIO_0[33]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K21      ; 209        ; 5        ; GPIO_0[28]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K22      ; 210        ; 5        ; GPIO_0[29]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L1       ; 38         ; 2        ; CLOCK_50            ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L2       ; 39         ; 2        ; SW[9]               ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L3       ;            ; 2        ; VCCIO2              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; L4       ; 40         ; 2        ; ^nCONFIG            ;        ;              ;         ; --         ;                 ; --       ; --           ;
; L5       ; 34         ; 2        ; altera_reserved_tdo ; output ; 3.3-V LVTTL  ;         ; --         ; N               ; no       ; Off          ;
; L6       ; 35         ; 2        ; ^DCLK               ;        ;              ;         ; --         ;                 ; --       ; --           ;
; L7       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; L8       ; 26         ; 2        ; HEX3[4]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L9       ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; L10      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; L11      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; L12      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; L13      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; L14      ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; L15      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; L16      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; L17      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; L18      ; 208        ; 5        ; GPIO_0[35]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L19      ; 207        ; 5        ; GPIO_0[34]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L20      ;            ; 5        ; VCCIO5              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; L21      ; 205        ; 5        ; SW[1]               ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L22      ; 206        ; 5        ; SW[0]               ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M1       ; 41         ; 1        ; SW[8]               ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M2       ; 42         ; 1        ; SW[7]               ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M3       ;            ; 1        ; VCCIO1              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; M4       ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; M5       ; 43         ; 1        ; DRAM_UDQM           ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M6       ; 44         ; 1        ; GND*                ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; M7       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; M8       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; M9       ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; M10      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; M11      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; M12      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; M13      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; M14      ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; M15      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; M16      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; M17      ; 198        ; 6        ; ^MSEL0              ;        ;              ;         ; --         ;                 ; --       ; --           ;
; M18      ; 202        ; 6        ; GND*                ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; M19      ; 201        ; 6        ; GND*                ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; M20      ;            ; 6        ; VCCIO6              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; M21      ; 203        ; 6        ; EXT_CLOCK           ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M22      ; 204        ; 6        ; SW[2]               ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N1       ; 45         ; 1        ; DRAM_DQ[8]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N2       ; 46         ; 1        ; DRAM_DQ[9]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N3       ; 51         ; 1        ; DRAM_CKE            ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N4       ; 52         ; 1        ; DRAM_ADDR[9]        ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N5       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N6       ; 49         ; 1        ; DRAM_ADDR[11]       ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N7       ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N8       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N9       ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; N10      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N11      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N12      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N13      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N14      ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; N15      ; 194        ; 6        ; GPIO_1[33]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N16      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N17      ; 197        ; 6        ; ^MSEL1              ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N18      ; 196        ; 6        ; ^CONF_DONE          ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N19      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N20      ; 195        ; 6        ; ^nSTATUS            ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N21      ; 199        ; 6        ; GPIO_1[31]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N22      ; 200        ; 6        ; GPIO_1[30]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P1       ; 47         ; 1        ; DRAM_DQ[10]         ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P2       ; 48         ; 1        ; DRAM_DQ[11]         ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P3       ; 50         ; 1        ; DRAM_ADDR[8]        ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P4       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; P5       ; 55         ; 1        ; DRAM_ADDR[7]        ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P6       ; 56         ; 1        ; DRAM_ADDR[6]        ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P7       ;            ; 1        ; VCCIO1              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; P8       ; 95         ; 8        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; P9       ; 94         ; 8        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; P10      ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; P11      ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; P12      ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; P13      ;            ;          ; VCCINT              ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; P14      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; P15      ; 193        ; 6        ; GPIO_1[32]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P16      ;            ; 6        ; VCCIO6              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; P17      ; 186        ; 6        ; GPIO_1[34]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P18      ; 187        ; 6        ; GPIO_1[35]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P19      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; P20      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; P21      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; P22      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; R1       ; 57         ; 1        ; DRAM_DQ[12]         ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R2       ; 58         ; 1        ; DRAM_DQ[13]         ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R3       ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; R4       ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; R5       ; 63         ; 1        ; DRAM_ADDR[5]        ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R6       ; 64         ; 1        ; DRAM_ADDR[4]        ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R7       ; 54         ; 1        ; DRAM_LDQM           ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R8       ; 53         ; 1        ; DRAM_WE_N           ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R9       ; 109        ; 8        ; SRAM_DQ[12]         ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; R10      ; 108        ; 8        ; SRAM_ADDR[14]       ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; R11      ; 116        ; 8        ; SRAM_ADDR[10]       ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; R12      ; 134        ; 7        ; FL_ADDR[10]         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; R13      ; 145        ; 7        ; FL_ADDR[21]         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; R14      ; 150        ; 7        ; FL_ADDR[8]          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; R15      ; 151        ; 7        ; FL_ADDR[3]          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; R16      ; 155        ; 7        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; R17      ; 177        ; 6        ; LEDR[9]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R18      ; 184        ; 6        ; LEDR[8]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R19      ; 185        ; 6        ; LEDR[1]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R20      ; 192        ; 6        ; LEDR[0]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R21      ; 190        ; 6        ; KEY[1]              ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R22      ; 191        ; 6        ; KEY[0]              ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T1       ; 59         ; 1        ; DRAM_DQ[14]         ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T2       ; 60         ; 1        ; DRAM_DQ[15]         ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T3       ; 69         ; 1        ; DRAM_CAS_N          ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T4       ;            ; 1        ; VCCIO1              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; T5       ; 67         ; 1        ; DRAM_RAS_N          ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T6       ; 68         ; 1        ; DRAM_CS_N           ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T7       ; 91         ; 8        ; SRAM_ADDR[15]       ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; T8       ; 90         ; 8        ; SRAM_OE_N           ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; T9       ;            ; 8        ; VCCIO8              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; T10      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T11      ; 115        ; 8        ; SRAM_ADDR[11]       ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; T12      ; 131        ; 7        ; FL_ADDR[11]         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; T13      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T14      ;            ; 7        ; VCCIO7              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; T15      ; 147        ; 7        ; FL_ADDR[4]          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; T16      ; 156        ; 7        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; T17      ;            ;          ; GND_PLL4            ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T18      ; 171        ; 6        ; LEDR[4]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T19      ;            ; 6        ; VCCIO6              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; T20      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T21      ; 188        ; 6        ; KEY[3]              ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T22      ; 189        ; 6        ; KEY[2]              ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U1       ; 61         ; 1        ; DRAM_DQ[0]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U2       ; 62         ; 1        ; DRAM_DQ[1]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U3       ; 70         ; 1        ; DRAM_BA_0           ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U4       ; 80         ; 1        ; DRAM_CLK            ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U5       ;            ;          ; GND_PLL1            ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; U6       ;            ;          ; VCCD_PLL1           ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; U7       ;            ;          ; VCCA_PLL1           ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; U8       ; 92         ; 8        ; SRAM_DQ[15]         ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; U9       ; 106        ; 8        ; SRAM_DQ[11]         ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; U10      ; 107        ; 8        ; SRAM_ADDR[13]       ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; U11      ; 123        ; 8        ; SW[6]               ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; U12      ; 124        ; 8        ; SW[5]               ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; U13      ; 132        ; 7        ; FL_ADDR[20]         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; U14      ; 146        ; 7        ; FL_ADDR[18]         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; U15      ; 157        ; 7        ; FL_ADDR[5]          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; U16      ;            ;          ; VCCA_PLL4           ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; U17      ;            ;          ; VCCD_PLL4           ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; U18      ; 170        ; 6        ; LEDR[7]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U19      ; 172        ; 6        ; LEDR[2]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U20      ; 176        ; 6        ; SD_DAT3             ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U21      ; 182        ; 6        ; LEDG[1]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U22      ; 183        ; 6        ; LEDG[0]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V1       ; 65         ; 1        ; DRAM_DQ[2]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V2       ; 66         ; 1        ; DRAM_DQ[3]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V3       ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; V4       ; 81         ; 1        ; DRAM_BA_1           ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V5       ;            ;          ; GND_PLL1            ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; V6       ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; V7       ;            ;          ; GNDA_PLL1           ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; V8       ; 98         ; 8        ; SRAM_DQ[14]         ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; V9       ; 101        ; 8        ; SRAM_DQ[10]         ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; V10      ;            ; 8        ; VCCIO8              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; V11      ; 118        ; 8        ; SRAM_ADDR[8]        ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; V12      ; 126        ; 7        ; SW[3]               ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; V13      ;            ; 7        ; VCCIO7              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; V14      ; 142        ; 7        ; FL_ADDR[19]         ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; V15      ; 158        ; 7        ; FL_ADDR[6]          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; V16      ;            ;          ; GNDA_PLL4           ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; V17      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; V18      ;            ;          ; GND_PLL4            ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; V19      ; 166        ; 6        ; LEDR[5]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V20      ; 173        ; 6        ; SD_CLK              ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V21      ; 180        ; 6        ; LEDG[3]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V22      ; 181        ; 6        ; LEDG[2]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W1       ; 71         ; 1        ; DRAM_DQ[4]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W2       ; 72         ; 1        ; DRAM_DQ[5]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W3       ; 75         ; 1        ; DRAM_ADDR[10]       ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W4       ; 76         ; 1        ; DRAM_ADDR[0]        ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W5       ; 79         ; 1        ; DRAM_ADDR[1]        ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W6       ;            ; 8        ; VCCIO8              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; W7       ; 99         ; 8        ; SRAM_UB_N           ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; W8       ; 100        ; 8        ; SRAM_DQ[13]         ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; W9       ; 105        ; 8        ; SRAM_DQ[9]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; W10      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W11      ; 117        ; 8        ; SRAM_ADDR[9]        ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; W12      ; 125        ; 7        ; SW[4]               ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; W13      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W14      ; 141        ; 7        ; FL_RST_N            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; W15      ; 149        ; 7        ; FL_ADDR[7]          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; W16      ; 160        ; 7        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; W17      ;            ; 7        ; VCCIO7              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; W18      ;            ;          ; NC                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; W19      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W20      ; 167        ; 6        ; SD_DAT              ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W21      ; 174        ; 6        ; LEDG[5]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W22      ; 175        ; 6        ; LEDG[4]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y1       ; 73         ; 1        ; DRAM_DQ[6]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y2       ; 74         ; 1        ; DRAM_DQ[7]          ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y3       ; 77         ; 1        ; DRAM_ADDR[2]        ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y4       ; 78         ; 1        ; DRAM_ADDR[3]        ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y5       ; 86         ; 8        ; SRAM_ADDR[17]       ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y6       ; 87         ; 8        ; SRAM_ADDR[16]       ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y7       ; 93         ; 8        ; SRAM_LB_N           ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y8       ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; Y9       ; 104        ; 8        ; SRAM_DQ[8]          ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y10      ; 112        ; 8        ; SRAM_ADDR[12]       ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y11      ;            ; 8        ; VCCIO8              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; Y12      ;            ; 7        ; VCCIO7              ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; Y13      ; 133        ; 7        ; FL_ADDR[9]          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y14      ; 148        ; 7        ; FL_WE_N             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y15      ;            ;          ; GND                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; Y16      ; 154        ; 7        ; FL_ADDR[2]          ; output ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y17      ; 159        ; 7        ; GND*                ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; Y18      ; 165        ; 6        ; LEDR[6]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y19      ; 168        ; 6        ; LEDR[3]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y20      ; 169        ; 6        ; SD_CMD              ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y21      ; 178        ; 6        ; LEDG[7]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y22      ; 179        ; 6        ; LEDG[6]             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
+----------+------------+----------+---------------------+--------+--------------+---------+------------+-----------------+----------+--------------+


+----------------------------------------------------------------------------------------------------------------------------+
; PLL Summary                                                                                                                ;
+----------------------------------+--------------------------------------------+--------------------------------------------+
; Name                             ; SDRAM_PLL:PLL1|altpll:altpll_component|pll ; Audio_PLL:PLL2|altpll:altpll_component|pll ;
+----------------------------------+--------------------------------------------+--------------------------------------------+
; PLL mode                         ; Normal                                     ; Normal                                     ;
; Compensate clock                 ; clock0                                     ; clock0                                     ;
; Self reset on gated loss of lock ; Off                                        ; Off                                        ;
; Gate lock counter                ; --                                         ; --                                         ;
; Input frequency 0                ; 50.0 MHz                                   ; 27.0 MHz                                   ;
; Input frequency 1                ; --                                         ; --                                         ;
; Nominal PFD frequency            ; 50.0 MHz                                   ; 27.0 MHz                                   ;
; Nominal VCO frequency            ; 1000.0 MHz                                 ; 405.0 MHz                                  ;
; VCO post scale                   ; --                                         ; 2                                          ;
; VCO multiply                     ; --                                         ; --                                         ;
; VCO divide                       ; --                                         ; --                                         ;
; Freq min lock                    ; 25.0 MHz                                   ; 20.0 MHz                                   ;
; Freq max lock                    ; 50.0 MHz                                   ; 33.33 MHz                                  ;
; M VCO Tap                        ; 0                                          ; 0                                          ;
; M Initial                        ; 4                                          ; 1                                          ;
; M value                          ; 20                                         ; 15                                         ;
; N value                          ; 1                                          ; 1                                          ;
; Preserve counter order           ; Off                                        ; Off                                        ;
; PLL location                     ; PLL_1                                      ; PLL_3                                      ;
; Inclk0 signal                    ; CLOCK_50                                   ; CLOCK_27[0]                                ;
; Inclk1 signal                    ; --                                         ; --                                         ;
; Inclk0 signal type               ; Dedicated Pin                              ; Dedicated Pin                              ;
; Inclk1 signal type               ; --                                         ; --                                         ;
+----------------------------------+--------------------------------------------+--------------------------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; PLL Usage                                                                                                                                                                            ;
+----------------------------------------------+--------------+------+-----+------------------+----------------+------------+---------+---------------+------------+---------+---------+
; Name                                         ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift    ; Duty Cycle ; Counter ; Counter Value ; High / Low ; Initial ; VCO Tap ;
+----------------------------------------------+--------------+------+-----+------------------+----------------+------------+---------+---------------+------------+---------+---------+
; SDRAM_PLL:PLL1|altpll:altpll_component|_clk0 ; clock0       ; 1    ; 1   ; 50.0 MHz         ; -54 (-3000 ps) ; 50/50      ; C2      ; 20            ; 10/10 Even ; 1       ; 0       ;
; SDRAM_PLL:PLL1|altpll:altpll_component|_clk1 ; clock1       ; 2    ; 1   ; 100.0 MHz        ; 0 (0 ps)       ; 50/50      ; C0      ; 10            ; 5/5 Even   ; 4       ; 0       ;
; Audio_PLL:PLL2|altpll:altpll_component|_clk0 ; clock0       ; 15   ; 22  ; 18.41 MHz        ; 0 (0 ps)       ; 50/50      ; C0      ; 22            ; 11/11 Even ; 1       ; 0       ;
+----------------------------------------------+--------------+------+-----+------------------+----------------+------------+---------+---------------+------------+---------+---------+


+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO                                      ;
+----------------------------------+-------+------------------------------------+
; I/O Standard                     ; Load  ; Termination Resistance             ;
+----------------------------------+-------+------------------------------------+
; 3.3-V LVTTL                      ; 0 pF  ; Not Available                      ;
; 3.3-V LVCMOS                     ; 0 pF  ; Not Available                      ;
; 2.5 V                            ; 0 pF  ; Not Available                      ;
; 1.8 V                            ; 0 pF  ; Not Available                      ;
; 1.5 V                            ; 0 pF  ; Not Available                      ;
; 3.3-V PCI                        ; 10 pF ; 25 Ohm (Parallel)                  ;
; 3.3-V PCI-X                      ; 10 pF ; 25 Ohm (Parallel)                  ;
; SSTL-2 Class I                   ; 0 pF  ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II                  ; 0 pF  ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class I                  ; 0 pF  ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class II                 ; 0 pF  ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; 1.5-V HSTL Class I               ; 0 pF  ; 50 Ohm (Parallel)                  ;
; 1.5-V HSTL Class II              ; 0 pF  ; 25 Ohm (Parallel)                  ;
; 1.8-V HSTL Class I               ; 0 pF  ; 50 Ohm (Parallel)                  ;
; 1.8-V HSTL Class II              ; 0 pF  ; 25 Ohm (Parallel)                  ;
; Differential SSTL-2              ; 0 pF  ; (See SSTL-2)                       ;
; Differential 2.5-V SSTL Class II ; 0 pF  ; (See SSTL-2 Class II)              ;
; Differential 1.8-V SSTL Class I  ; 0 pF  ; (See 1.8-V SSTL Class I)           ;
; Differential 1.8-V SSTL Class II ; 0 pF  ; (See 1.8-V SSTL Class II)          ;
; Differential 1.5-V HSTL Class I  ; 0 pF  ; (See 1.5-V HSTL Class I)           ;
; Differential 1.5-V HSTL Class II ; 0 pF  ; (See 1.5-V HSTL Class II)          ;
; Differential 1.8-V HSTL Class I  ; 0 pF  ; (See 1.8-V HSTL Class I)           ;
; Differential 1.8-V HSTL Class II ; 0 pF  ; (See 1.8-V HSTL Class II)          ;
; LVDS                             ; 0 pF  ; 100 Ohm (Differential)             ;
; mini-LVDS                        ; 0 pF  ; 100 Ohm (Differential)             ;
; RSDS                             ; 0 pF  ; 100 Ohm (Differential)             ;
; Simple RSDS                      ; 0 pF  ; Not Available                      ;
; Differential LVPECL              ; 0 pF  ; 100 Ohm (Differential)             ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                 ;
+-------------------------------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node                                                                      ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name                                                                                                                                                                                                                                                  ; Library Name ;
+-------------------------------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; |DE1_SD_Card_Audio                                                                              ; 4861 (0)    ; 3070 (0)                  ; 117 (117)     ; 79360       ; 24   ; 4            ; 0       ; 2         ; 287  ; 0            ; 1791 (0)     ; 738 (0)           ; 2332 (1)         ; |DE1_SD_Card_Audio                                                                                                                                                                                                                                                   ; work         ;
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;       |timer_1_s1_arbitrator:the_timer_1_s1|                                                    ; 7 (7)       ; 0 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (5)        ; 0 (0)             ; 2 (2)            ; |DE1_SD_Card_Audio|system_0:u0|timer_1_s1_arbitrator:the_timer_1_s1                                                                                                                                                                                                  ; work         ;
;       |tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|          ; 81 (81)     ; 20 (20)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 59 (59)      ; 0 (0)             ; 22 (22)          ; |DE1_SD_Card_Audio|system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave                                                                                                                                                        ; work         ;
;       |uart_0:the_uart_0|                                                                       ; 134 (0)     ; 94 (0)                    ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 40 (0)       ; 10 (0)            ; 84 (0)           ; |DE1_SD_Card_Audio|system_0:u0|uart_0:the_uart_0                                                                                                                                                                                                                     ; work         ;
;          |uart_0_regs:the_uart_0_regs|                                                          ; 48 (48)     ; 29 (29)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 11 (11)      ; 7 (7)             ; 30 (30)          ; |DE1_SD_Card_Audio|system_0:u0|uart_0:the_uart_0|uart_0_regs:the_uart_0_regs                                                                                                                                                                                         ; work         ;
;          |uart_0_rx:the_uart_0_rx|                                                              ; 57 (57)     ; 38 (38)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 19 (19)      ; 3 (3)             ; 35 (35)          ; |DE1_SD_Card_Audio|system_0:u0|uart_0:the_uart_0|uart_0_rx:the_uart_0_rx                                                                                                                                                                                             ; work         ;
;          |uart_0_tx:the_uart_0_tx|                                                              ; 37 (37)     ; 27 (27)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 10 (10)      ; 0 (0)             ; 27 (27)          ; |DE1_SD_Card_Audio|system_0:u0|uart_0:the_uart_0|uart_0_tx:the_uart_0_tx                                                                                                                                                                                             ; work         ;
;       |uart_0_s1_arbitrator:the_uart_0_s1|                                                      ; 3 (3)       ; 1 (1)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 0 (0)             ; 2 (2)            ; |DE1_SD_Card_Audio|system_0:u0|uart_0_s1_arbitrator:the_uart_0_s1                                                                                                                                                                                                    ; work         ;
+-------------------------------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+----------------------------------------------------------------------------------------+
; Delay Chain Summary                                                                    ;
+---------------+----------+---------------+---------------+-----------------------+-----+
; Name          ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+---------------+----------+---------------+---------------+-----------------------+-----+
; CLOCK_24[0]   ; Input    ; 0             ; 0             ; --                    ; --  ;
; CLOCK_24[1]   ; Input    ; 0             ; 0             ; --                    ; --  ;
; CLOCK_27[1]   ; Input    ; 0             ; 0             ; --                    ; --  ;
; EXT_CLOCK     ; Input    ; 0             ; 0             ; --                    ; --  ;
; TDI           ; Input    ; 0             ; 0             ; --                    ; --  ;
; TCK           ; Input    ; 0             ; 0             ; --                    ; --  ;
; TCS           ; Input    ; 0             ; 0             ; --                    ; --  ;
; PS2_DAT       ; Input    ; 0             ; 0             ; --                    ; --  ;
; PS2_CLK       ; Input    ; 0             ; 0             ; --                    ; --  ;
; AUD_ADCDAT    ; Input    ; 0             ; 0             ; --                    ; --  ;
; CLOCK_50      ; Input    ; --            ; --            ; --                    ; --  ;
; KEY[0]        ; Input    ; 6             ; 6             ; --                    ; --  ;
; CLOCK_27[0]   ; Input    ; --            ; --            ; --                    ; --  ;
; SW[0]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[1]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; KEY[1]        ; Input    ; 6             ; 6             ; --                    ; --  ;
; SW[2]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; KEY[2]        ; Input    ; 6             ; 6             ; --                    ; --  ;
; SW[3]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; KEY[3]        ; Input    ; 6             ; 6             ; --                    ; --  ;
; SW[4]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[5]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[6]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[7]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[8]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[9]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; UART_RXD      ; Input    ; 6             ; 6             ; --                    ; --  ;
; HEX0[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX0[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX0[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX0[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX0[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX0[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX0[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX1[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX1[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX1[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX1[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX1[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX1[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX1[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX2[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX2[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX2[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX2[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX2[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX2[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX2[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX3[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX3[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX3[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX3[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX3[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX3[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX3[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[7]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[7]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[8]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[9]       ; Output   ; --            ; --            ; --                    ; --  ;
; UART_TXD      ; Output   ; --            ; --            ; --                    ; --  ;
; DRAM_ADDR[0]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[1]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[2]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[3]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[4]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[5]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[6]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[7]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[8]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[9]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[10] ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[11] ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_LDQM     ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_UDQM     ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_WE_N     ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_CAS_N    ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_RAS_N    ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_CS_N     ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_BA_0     ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_BA_1     ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_CLK      ; Output   ; --            ; --            ; --                    ; --  ;
; DRAM_CKE      ; Output   ; --            ; --            ; --                    ; --  ;
; FL_ADDR[0]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[1]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[2]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[3]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[4]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[5]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[6]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[7]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[8]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[9]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[10]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[11]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[12]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[13]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[14]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[15]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[16]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[17]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[18]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[19]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[20]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[21]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_WE_N       ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_RST_N      ; Output   ; --            ; --            ; --                    ; --  ;
; FL_OE_N       ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_CE_N       ; Output   ; --            ; --            ; --                    ; 0   ;
; SRAM_ADDR[0]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[1]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[2]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[3]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[4]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[5]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[6]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[7]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[8]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[9]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[10] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[11] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[12] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[13] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[14] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[15] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[16] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[17] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_UB_N     ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_LB_N     ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_WE_N     ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_CE_N     ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_OE_N     ; Output   ; --            ; --            ; --                    ; --  ;
; SD_CLK        ; Output   ; --            ; --            ; --                    ; --  ;
; TDO           ; Output   ; --            ; --            ; --                    ; --  ;
; I2C_SCLK      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_HS        ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_VS        ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_R[0]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_R[1]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_R[2]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_R[3]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_G[0]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_G[1]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_G[2]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_G[3]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_B[0]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_B[1]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_B[2]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_B[3]      ; Output   ; --            ; --            ; --                    ; --  ;
; AUD_DACDAT    ; Output   ; --            ; --            ; --                    ; --  ;
; AUD_XCK       ; Output   ; --            ; --            ; --                    ; --  ;
; DRAM_DQ[0]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[1]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[2]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[3]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[4]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[5]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[6]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[7]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[8]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[9]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[10]   ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[11]   ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[12]   ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[13]   ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[14]   ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[15]   ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[0]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[1]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[2]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[3]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[4]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[5]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[6]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[7]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; SRAM_DQ[0]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[1]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[2]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[3]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[4]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[5]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[6]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[7]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[8]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[9]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[10]   ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[11]   ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[12]   ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[13]   ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[14]   ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[15]   ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SD_DAT        ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SD_DAT3       ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; SD_CMD        ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; I2C_SDAT      ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; AUD_ADCLRCK   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; AUD_DACLRCK   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; AUD_BCLK      ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[0]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[1]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[2]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[3]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[4]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[5]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[6]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[7]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[8]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[9]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[10]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[11]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[12]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[13]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[14]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[15]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[16]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[17]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[18]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[19]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[20]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[21]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[22]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[23]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[24]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[25]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[26]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[27]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[28]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[29]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[30]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[31]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[32]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[33]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[34]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[35]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[0]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[1]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[2]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[3]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[4]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[5]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[6]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[7]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[8]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[9]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[10]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[11]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[12]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[13]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[14]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[15]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[16]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[17]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[18]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[19]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[20]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[21]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[22]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[23]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[24]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[25]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[26]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[27]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[28]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[29]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[30]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[31]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[32]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[33]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[34]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[35]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
+---------------+----------+---------------+---------------+-----------------------+-----+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout                                                                                                                               ;
+--------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+
; Source Pin / Fanout                                                                                                            ; Pad To Core Index ; Setting ;
+--------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+
; CLOCK_24[0]                                                                                                                    ;                   ;         ;
; CLOCK_24[1]                                                                                                                    ;                   ;         ;
; CLOCK_27[1]                                                                                                                    ;                   ;         ;
; EXT_CLOCK                                                                                                                      ;                   ;         ;
; TDI                                                                                                                            ;                   ;         ;
; TCK                                                                                                                            ;                   ;         ;
; TCS                                                                                                                            ;                   ;         ;
; PS2_DAT                                                                                                                        ;                   ;         ;
; PS2_CLK                                                                                                                        ;                   ;         ;
; AUD_ADCDAT                                                                                                                     ;                   ;         ;
; CLOCK_50                                                                                                                       ;                   ;         ;
; KEY[0]                                                                                                                         ;                   ;         ;
;      - I2C_AV_Config:u1|mI2C_CTRL_CLK                                                                                          ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SD_COUNTER[5]                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SD_COUNTER[2]                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SD_COUNTER[3]                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SD_COUNTER[0]                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SD_COUNTER[1]                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SD_COUNTER[4]                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SCLK                                                                                 ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_GO                                                                                                ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[12]                                                                                       ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[13]                                                                                       ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[14]                                                                                       ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[15]                                                                                       ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[2]                                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[3]                                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[4]                                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[5]                                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[6]                                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[7]                                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[8]                                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[9]                                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[10]                                                                                       ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[11]                                                                                       ; 0                 ; 6       ;
;      - Reset_Delay:delay1|oRESET                                                                                               ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|END                                                                                  ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mSetup_ST.10                                                                                           ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mSetup_ST.01                                                                                           ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|LUT_INDEX[1]                                                                                           ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|LUT_INDEX[0]                                                                                           ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|LUT_INDEX[2]                                                                                           ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|LUT_INDEX[3]                                                                                           ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[1]                                                                                        ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[0]                                                                                        ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[0]                                                                                              ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[1]                                                                                              ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[2]                                                                                              ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[3]                                                                                              ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[4]                                                                                              ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[5]                                                                                              ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[6]                                                                                              ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[7]                                                                                              ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[8]                                                                                              ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[9]                                                                                              ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[10]                                                                                             ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[11]                                                                                             ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[12]                                                                                             ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[13]                                                                                             ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[14]                                                                                             ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[15]                                                                                             ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[16]                                                                                             ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[17]                                                                                             ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[18]                                                                                             ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[19]                                                                                             ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[20]                                                                                             ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[21]                                                                                             ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[22]                                                                                             ; 0                 ; 6       ;
;      - Reset_Delay:delay1|Cont[23]                                                                                             ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SDO                                                                                  ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|ACK3                                                                                 ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|ACK1                                                                                 ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|ACK2                                                                                 ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mSetup_ST.00                                                                                           ; 0                 ; 6       ;
;      - system_0:u0|button_pio:the_button_pio|d1_data_in[0]                                                                     ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_DATA[12]~1002                                                                                     ; 0                 ; 6       ;
;      - system_0:u0|button_pio:the_button_pio|read_mux_out[0]~377                                                               ; 0                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SD[12]~886                                                                           ; 0                 ; 6       ;
; CLOCK_27[0]                                                                                                                    ;                   ;         ;
; SW[0]                                                                                                                          ;                   ;         ;
; SW[1]                                                                                                                          ;                   ;         ;
; KEY[1]                                                                                                                         ;                   ;         ;
;      - system_0:u0|button_pio:the_button_pio|read_mux_out[1]~379                                                               ; 0                 ; 6       ;
;      - system_0:u0|button_pio:the_button_pio|d1_data_in[1]~feeder                                                              ; 0                 ; 6       ;
; SW[2]                                                                                                                          ;                   ;         ;
; KEY[2]                                                                                                                         ;                   ;         ;
;      - system_0:u0|button_pio:the_button_pio|read_mux_out[2]~381                                                               ; 0                 ; 6       ;
;      - system_0:u0|button_pio:the_button_pio|d1_data_in[2]~feeder                                                              ; 0                 ; 6       ;
; SW[3]                                                                                                                          ;                   ;         ;
; KEY[3]                                                                                                                         ;                   ;         ;
;      - system_0:u0|button_pio:the_button_pio|d1_data_in[3]                                                                     ; 1                 ; 6       ;
;      - system_0:u0|button_pio:the_button_pio|read_mux_out[3]~383                                                               ; 1                 ; 6       ;
; SW[4]                                                                                                                          ;                   ;         ;
; SW[5]                                                                                                                          ;                   ;         ;
; SW[6]                                                                                                                          ;                   ;         ;
; SW[7]                                                                                                                          ;                   ;         ;
; SW[8]                                                                                                                          ;                   ;         ;
; SW[9]                                                                                                                          ;                   ;         ;
; UART_RXD                                                                                                                       ;                   ;         ;
;      - system_0:u0|uart_0:the_uart_0|uart_0_rx:the_uart_0_rx|d1_source_rxd~feeder                                              ; 0                 ; 6       ;
; DRAM_DQ[0]                                                                                                                     ;                   ;         ;
; DRAM_DQ[1]                                                                                                                     ;                   ;         ;
; DRAM_DQ[2]                                                                                                                     ;                   ;         ;
; DRAM_DQ[3]                                                                                                                     ;                   ;         ;
; DRAM_DQ[4]                                                                                                                     ;                   ;         ;
; DRAM_DQ[5]                                                                                                                     ;                   ;         ;
; DRAM_DQ[6]                                                                                                                     ;                   ;         ;
; DRAM_DQ[7]                                                                                                                     ;                   ;         ;
; DRAM_DQ[8]                                                                                                                     ;                   ;         ;
; DRAM_DQ[9]                                                                                                                     ;                   ;         ;
; DRAM_DQ[10]                                                                                                                    ;                   ;         ;
; DRAM_DQ[11]                                                                                                                    ;                   ;         ;
; DRAM_DQ[12]                                                                                                                    ;                   ;         ;
; DRAM_DQ[13]                                                                                                                    ;                   ;         ;
; DRAM_DQ[14]                                                                                                                    ;                   ;         ;
; DRAM_DQ[15]                                                                                                                    ;                   ;         ;
; FL_DQ[0]                                                                                                                       ;                   ;         ;
; FL_DQ[1]                                                                                                                       ;                   ;         ;
; FL_DQ[2]                                                                                                                       ;                   ;         ;
; FL_DQ[3]                                                                                                                       ;                   ;         ;
; FL_DQ[4]                                                                                                                       ;                   ;         ;
; FL_DQ[5]                                                                                                                       ;                   ;         ;
; FL_DQ[6]                                                                                                                       ;                   ;         ;
; FL_DQ[7]                                                                                                                       ;                   ;         ;
; SRAM_DQ[0]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[16]~4369 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[16]~3540                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[0]~1008                          ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[0]~789             ; 0                 ; 6       ;
; SRAM_DQ[1]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[17]~3536                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[1]~1009                          ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[17]~4398 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[1]~787             ; 0                 ; 6       ;
; SRAM_DQ[2]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[18]~3532                      ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[2]~1010                          ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[18]~4394 ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[2]~788             ; 1                 ; 6       ;
; SRAM_DQ[3]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[19]~3529                      ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[3]~1011                          ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[19]~4390 ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[3]~784             ; 1                 ; 6       ;
; SRAM_DQ[4]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[20]~3524                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[4]~1012                          ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[20]~4386 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[4]~785             ; 0                 ; 6       ;
; SRAM_DQ[5]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[21]~3520                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[5]~1013                          ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[21]~4382 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[5]~786             ; 0                 ; 6       ;
; SRAM_DQ[6]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[22]~4335 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[22]~3517                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[6]~1014                          ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[6]~798             ; 0                 ; 6       ;
; SRAM_DQ[7]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[23]~4339 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[23]~3482                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[7]~1015                          ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[7]~799             ; 0                 ; 6       ;
; SRAM_DQ[8]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[24]~4347 ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[24]~3513                      ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[8]~1016                          ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[8]~797             ; 1                 ; 6       ;
; SRAM_DQ[9]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[25]~4343 ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[25]~3510                      ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[9]~1017                          ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[9]~796             ; 1                 ; 6       ;
; SRAM_DQ[10]                                                                                                                    ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[26]~4331 ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[26]~3505                      ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[10]~1018                         ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[10]~795            ; 1                 ; 6       ;
; SRAM_DQ[11]                                                                                                                    ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[27]~4300 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[27]~3501                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[11]~1019                         ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[11]~791            ; 0                 ; 6       ;
; SRAM_DQ[12]                                                                                                                    ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[28]~4304 ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[28]~3497                      ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[12]~1020                         ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[12]~792            ; 1                 ; 6       ;
; SRAM_DQ[13]                                                                                                                    ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[29]~4312 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[29]~3494                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[13]~1021                         ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[13]~793            ; 0                 ; 6       ;
; SRAM_DQ[14]                                                                                                                    ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[30]~4308 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[30]~3490                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[14]~1022                         ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[14]~794            ; 0                 ; 6       ;
; SRAM_DQ[15]                                                                                                                    ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[31]~4295 ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[31]~3486                      ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[15]~1023                         ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[15]~790            ; 1                 ; 6       ;
; SD_DAT                                                                                                                         ;                   ;         ;
;      - system_0:u0|SD_DAT:the_SD_DAT|read_mux_out                                                                              ; 1                 ; 6       ;
; SD_DAT3                                                                                                                        ;                   ;         ;
; SD_CMD                                                                                                                         ;                   ;         ;
;      - system_0:u0|SD_CMD:the_SD_CMD|read_mux_out                                                                              ; 0                 ; 6       ;
; I2C_SDAT                                                                                                                       ;                   ;         ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|Selector4~98                                                                         ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|ACK3~216                                                                             ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|ACK2~252                                                                             ; 1                 ; 6       ;
; AUD_ADCLRCK                                                                                                                    ;                   ;         ;
; AUD_DACLRCK                                                                                                                    ;                   ;         ;
; AUD_BCLK                                                                                                                       ;                   ;         ;
; GPIO_0[0]                                                                                                                      ;                   ;         ;
; GPIO_0[1]                                                                                                                      ;                   ;         ;
; GPIO_0[2]                                                                                                                      ;                   ;         ;
; GPIO_0[3]                                                                                                                      ;                   ;         ;
; GPIO_0[4]                                                                                                                      ;                   ;         ;
; GPIO_0[5]                                                                                                                      ;                   ;         ;
; GPIO_0[6]                                                                                                                      ;                   ;         ;
; GPIO_0[7]                                                                                                                      ;                   ;         ;
; GPIO_0[8]                                                                                                                      ;                   ;         ;
; GPIO_0[9]                                                                                                                      ;                   ;         ;
; GPIO_0[10]                                                                                                                     ;                   ;         ;
; GPIO_0[11]                                                                                                                     ;                   ;         ;
; GPIO_0[12]                                                                                                                     ;                   ;         ;
; GPIO_0[13]                                                                                                                     ;                   ;         ;
; GPIO_0[14]                                                                                                                     ;                   ;         ;
; GPIO_0[15]                                                                                                                     ;                   ;         ;
; GPIO_0[16]                                                                                                                     ;                   ;         ;
; GPIO_0[17]                                                                                                                     ;                   ;         ;
; GPIO_0[18]                                                                                                                     ;                   ;         ;
; GPIO_0[19]                                                                                                                     ;                   ;         ;
; GPIO_0[20]                                                                                                                     ;                   ;         ;
; GPIO_0[21]                                                                                                                     ;                   ;         ;
; GPIO_0[22]                                                                                                                     ;                   ;         ;
; GPIO_0[23]                                                                                                                     ;                   ;         ;
; GPIO_0[24]                                                                                                                     ;                   ;         ;
; GPIO_0[25]                                                                                                                     ;                   ;         ;
; GPIO_0[26]                                                                                                                     ;                   ;         ;
; GPIO_0[27]                                                                                                                     ;                   ;         ;
; GPIO_0[28]                                                                                                                     ;                   ;         ;
; GPIO_0[29]                                                                                                                     ;                   ;         ;
; GPIO_0[30]                                                                                                                     ;                   ;         ;
; GPIO_0[31]                                                                                                                     ;                   ;         ;
; GPIO_0[32]                                                                                                                     ;                   ;         ;
; GPIO_0[33]                                                                                                                     ;                   ;         ;
; GPIO_0[34]                                                                                                                     ;                   ;         ;
; GPIO_0[35]                                                                                                                     ;                   ;         ;
; GPIO_1[0]                                                                                                                      ;                   ;         ;
; GPIO_1[1]                                                                                                                      ;                   ;         ;
; GPIO_1[2]                                                                                                                      ;                   ;         ;
; GPIO_1[3]                                                                                                                      ;                   ;         ;
; GPIO_1[4]                                                                                                                      ;                   ;         ;
; GPIO_1[5]                                                                                                                      ;                   ;         ;
; GPIO_1[6]                                                                                                                      ;                   ;         ;
; GPIO_1[7]                                                                                                                      ;                   ;         ;
; GPIO_1[8]                                                                                                                      ;                   ;         ;
; GPIO_1[9]                                                                                                                      ;                   ;         ;
; GPIO_1[10]                                                                                                                     ;                   ;         ;
; GPIO_1[11]                                                                                                                     ;                   ;         ;
; GPIO_1[12]                                                                                                                     ;                   ;         ;
; GPIO_1[13]                                                                                                                     ;                   ;         ;
; GPIO_1[14]                                                                                                                     ;                   ;         ;
; GPIO_1[15]                                                                                                                     ;                   ;         ;
; GPIO_1[16]                                                                                                                     ;                   ;         ;
; GPIO_1[17]                                                                                                                     ;                   ;         ;
; GPIO_1[18]                                                                                                                     ;                   ;         ;
; GPIO_1[19]                                                                                                                     ;                   ;         ;
; GPIO_1[20]                                                                                                                     ;                   ;         ;
; GPIO_1[21]                                                                                                                     ;                   ;         ;
; GPIO_1[22]                                                                                                                     ;                   ;         ;
; GPIO_1[23]                                                                                                                     ;                   ;         ;
; GPIO_1[24]                                                                                                                     ;                   ;         ;
; GPIO_1[25]                                                                                                                     ;                   ;         ;
; GPIO_1[26]                                                                                                                     ;                   ;         ;
; GPIO_1[27]                                                                                                                     ;                   ;         ;
; GPIO_1[28]                                                                                                                     ;                   ;         ;
; GPIO_1[29]                                                                                                                     ;                   ;         ;
; GPIO_1[30]                                                                                                                     ;                   ;         ;
; GPIO_1[31]                                                                                                                     ;                   ;         ;
; GPIO_1[32]                                                                                                                     ;                   ;         ;
; GPIO_1[33]                                                                                                                     ;                   ;         ;
; GPIO_1[34]                                                                                                                     ;                   ;         ;
; GPIO_1[35]                                                                                                                     ;                   ;         ;
+--------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                                                                                                                                                                                                                                                        ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+---------------------------------------+--------+----------------------+------------------+---------------------------+
; Name                                                                                                                                                                                                             ; Location           ; Fan-Out ; Usage                                 ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+---------------------------------------+--------+----------------------+------------------+---------------------------+
; Audio_PLL:PLL2|altpll:altpll_component|_clk0                                                                                                                                                                     ; PLL_3              ; 96      ; Clock                                 ; yes    ; Global Clock         ; GCLK11           ; --                        ;
; CLOCK_27[0]                                                                                                                                                                                                      ; PIN_D12            ; 1       ; Clock                                 ; no     ; --                   ; --               ; --                        ;
; CLOCK_50                                                                                                                                                                                                         ; PIN_L1             ; 455     ; Clock                                 ; yes    ; Global Clock         ; GCLK2            ; --                        ;
; CLOCK_50                                                                                                                                                                                                         ; PIN_L1             ; 2       ; Clock                                 ; no     ; --                   ; --               ; --                        ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[12]~886                                                                                                                                                                    ; LCCOMB_X20_Y24_N30 ; 10      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; I2C_AV_Config:u1|LessThan0~229                                                                                                                                                                                   ; LCCOMB_X15_Y23_N0  ; 17      ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; I2C_AV_Config:u1|LessThan1~52                                                                                                                                                                                    ; LCCOMB_X18_Y24_N28 ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; I2C_AV_Config:u1|mI2C_CTRL_CLK                                                                                                                                                                                   ; LCFF_X23_Y24_N7    ; 40      ; Clock                                 ; yes    ; Global Clock         ; GCLK10           ; --                        ;
; I2C_AV_Config:u1|mI2C_DATA[12]~1002                                                                                                                                                                              ; LCCOMB_X18_Y24_N30 ; 10      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; I2C_AV_Config:u1|mI2C_GO                                                                                                                                                                                         ; LCFF_X18_Y24_N23   ; 7       ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; KEY[0]                                                                                                                                                                                                           ; PIN_R22            ; 66      ; Async. clear                          ; no     ; --                   ; --               ; --                        ;
; Reset_Delay:delay1|Equal0~247                                                                                                                                                                                    ; LCCOMB_X20_Y22_N26 ; 24      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; Reset_Delay:delay1|oRESET                                                                                                                                                                                        ; LCFF_X20_Y23_N9    ; 2       ; Async. clear                          ; no     ; --                   ; --               ; --                        ;
; SDRAM_PLL:PLL1|altpll:altpll_component|_clk1                                                                                                                                                                     ; PLL_1              ; 2383    ; Clock                                 ; yes    ; Global Clock         ; GCLK3            ; --                        ;
; altera_internal_jtag~TCKUTAP                                                                                                                                                                                     ; JTAG_X1_Y14_N0     ; 191     ; Clock                                 ; yes    ; Global Clock         ; GCLK1            ; --                        ;
; altera_internal_jtag~TMSUTAP                                                                                                                                                                                     ; JTAG_X1_Y14_N0     ; 22      ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; altera_internal_jtag~UPDATEUSER                                                                                                                                                                                  ; JTAG_X1_Y14_N0     ; 5       ; Async. clear, Latch enable            ; yes    ; Global Clock         ; GCLK8            ; --                        ;
; sld_hub:sld_hub_inst|CLR_SIGNAL                                                                                                                                                                                  ; LCFF_X39_Y5_N19    ; 180     ; Async. clear                          ; yes    ; Global Clock         ; GCLK6            ; --                        ;
; sld_hub:sld_hub_inst|GEN_SHADOW_IRF~1                                                                                                                                                                            ; LCCOMB_X40_Y7_N14  ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|IRF_ENABLE[1]~126                                                                                                                                                                           ; LCCOMB_X40_Y7_N2   ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|IRF_ENA_ENABLE~21                                                                                                                                                                           ; LCCOMB_X40_Y5_N10  ; 3       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|IRSR_ENA                                                                                                                                                                                    ; LCCOMB_X39_Y6_N0   ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|comb~78                                                                                                                                                                                     ; LCCOMB_X40_Y5_N22  ; 5       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|jtag_debug_mode_usr1                                                                                                                                                                        ; LCFF_X37_Y5_N31    ; 13      ; Async. clear                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_dffex:IRSR|Q[1]~1171                                                                                                                                                                    ; LCCOMB_X39_Y6_N30  ; 5       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0]                                                                                                                                          ; LCFF_X38_Y5_N1     ; 13      ; Async. clear                          ; yes    ; Global Clock         ; GCLK14           ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[11]                                                                                                                                         ; LCFF_X38_Y5_N29    ; 12      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[12]                                                                                                                                         ; LCFF_X38_Y5_N15    ; 5       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[4]                                                                                                                                          ; LCFF_X40_Y5_N1     ; 42      ; Sync. clear, Sync. load               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[8]                                                                                                                                          ; LCFF_X39_Y5_N31    ; 10      ; Async. clear                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|WORD_SR[2]~1936                                                                                                                                                     ; LCCOMB_X40_Y5_N28  ; 4       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|word_counter[4]~887                                                                                                                                                 ; LCCOMB_X40_Y3_N14  ; 5       ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|word_counter[4]~888                                                                                                                                                 ; LCCOMB_X40_Y5_N20  ; 5       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|Equal1~113                                                                                                                                     ; LCCOMB_X38_Y16_N22 ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|Equal2~73                                                                                                                                      ; LCCOMB_X38_Y16_N30 ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|FIFO_16_256:u0|dcfifo:dcfifo_component|dcfifo_9ai1:auto_generated|rdaclr                                                                       ; LCFF_X26_Y26_N5    ; 11      ; Async. clear                          ; yes    ; Global Clock         ; GCLK9            ; --                        ;
; system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|FIFO_16_256:u0|dcfifo:dcfifo_component|dcfifo_9ai1:auto_generated|valid_rdreq                                                                  ; LCCOMB_X42_Y16_N6  ; 11      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|FIFO_16_256:u0|dcfifo:dcfifo_component|dcfifo_9ai1:auto_generated|valid_wrreq                                                                  ; LCCOMB_X31_Y8_N22  ; 3       ; Clock enable, Write enable            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|LessThan1~114                                                                                                                                  ; LCCOMB_X34_Y16_N2  ; 10      ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|LessThan2~105                                                                                                                                  ; LCCOMB_X37_Y16_N10 ; 8       ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|oAUD_BCK                                                                                                                                       ; LCFF_X1_Y13_N1     ; 4       ; Clock                                 ; yes    ; Global Clock         ; GCLK0            ; --                        ;
; system_0:u0|SD_CMD:the_SD_CMD|data_dir                                                                                                                                                                           ; LCFF_X38_Y6_N23    ; 3       ; Output enable                         ; no     ; --                   ; --               ; --                        ;
; system_0:u0|SD_DAT:the_SD_DAT|data_dir                                                                                                                                                                           ; LCFF_X38_Y6_N29    ; 3       ; Output enable                         ; no     ; --                   ; --               ; --                        ;
; system_0:u0|SEG7_Display_avalon_slave_0_arbitrator:the_SEG7_Display_avalon_slave_0|SEG7_Display_avalon_slave_0_write~19                                                                                          ; LCCOMB_X34_Y8_N22  ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|button_pio:the_button_pio|always1~26                                                                                                                                                                 ; LCCOMB_X40_Y12_N30 ; 4       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|clock_0:the_clock_0|always0~0                                                                                                                                                                        ; LCCOMB_X11_Y6_N0   ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|clock_0:the_clock_0|slave_byteenable_d1[1]                                                                                                                                                           ; LCFF_X25_Y8_N13    ; 10      ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; system_0:u0|clock_1:the_clock_1|always0~0                                                                                                                                                                        ; LCCOMB_X12_Y5_N4   ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_ctrl_ld                                                                                                                                                                            ; LCFF_X30_Y11_N1    ; 32      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_ctrl_ld8                                                                                                                                                                           ; LCFF_X29_Y16_N25   ; 9       ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_en_d1                                                                                                                                                                              ; LCFF_X29_Y12_N17   ; 37      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_ienable_reg[5]~857                                                                                                                                                                 ; LCCOMB_X26_Y10_N18 ; 6       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_ld_align_sh8                                                                                                                                                                       ; LCFF_X29_Y16_N23   ; 10      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_stall_d3                                                                                                                                                                       ; LCFF_X30_Y18_N5    ; 32      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_stall                                                                                                                                                                              ; LCCOMB_X29_Y12_N16 ; 710     ; Clock enable, Sync. clear             ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_status_reg_pie~47                                                                                                                                                                  ; LCCOMB_X25_Y10_N24 ; 6       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_wr_dst_reg_from_M                                                                                                                                                                  ; LCFF_X19_Y13_N1    ; 4       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|Add12~97                                                                                                                                                                             ; LCCOMB_X19_Y18_N10 ; 32      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|D_ctrl_src2_is_imm~178                                                                                                                                                               ; LCCOMB_X23_Y12_N16 ; 32      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|D_ic_fill_starting                                                                                                                                                                   ; LCCOMB_X19_Y8_N8   ; 23      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|D_src1_hazard_E                                                                                                                                                                      ; LCCOMB_X19_Y14_N6  ; 15      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|E_hbreak_req                                                                                                                                                                         ; LCCOMB_X24_Y11_N22 ; 26      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|E_iw[0]                                                                                                                                                                              ; LCFF_X26_Y11_N7    ; 17      ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|E_iw[4]                                                                                                                                                                              ; LCFF_X26_Y11_N9    ; 33      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|F_stall                                                                                                                                                                              ; LCCOMB_X19_Y11_N6  ; 162     ; Clock enable, Sync. clear, Sync. load ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|M_bht_wr_en                                                                                                                                                                          ; LCCOMB_X19_Y14_N24 ; 1       ; Clock enable, Write enable            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|M_br_cond_taken_history[0]~807                                                                                                                                                       ; LCCOMB_X24_Y10_N22 ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
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; system_0:u0|cpu_0:the_cpu_0|i_readdatavalid_d1                                                                                                                                                                   ; LCFF_X29_Y6_N31    ; 12      ; Clock enable, Write enable            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|ic_fill_ap_offset[2]~21                                                                                                                                                              ; LCCOMB_X29_Y4_N20  ; 7       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|ic_fill_dp_offset_en~1                                                                                                                                                               ; LCCOMB_X18_Y8_N8   ; 3       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|ic_fill_valid_bits_en                                                                                                                                                                ; LCCOMB_X18_Y8_N16  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|ic_tag_clr_valid_bits_nxt~0                                                                                                                                                          ; LCCOMB_X19_Y8_N20  ; 7       ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|ic_tag_wren                                                                                                                                                                          ; LCCOMB_X18_Y8_N10  ; 1       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|always5~0                                                                                                                                         ; LCCOMB_X35_Y6_N16  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|always6~0                                                                                                                                         ; LCCOMB_X34_Y6_N2   ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|always6~9                                                                                                                                         ; LCCOMB_X34_Y6_N16  ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|always7~17                                                                                                                                        ; LCCOMB_X34_Y6_N22  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|pre_dbs_count_enable~25                                                                                                                           ; LCCOMB_X32_Y2_N18  ; 10      ; Output enable                         ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|always1~0                                                                                                                           ; LCCOMB_X31_Y3_N26  ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|always4~0                                                                                                                           ; LCCOMB_X33_Y2_N28  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|always5~0                                                                                                                           ; LCCOMB_X34_Y2_N8   ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|always6~0                                                                                                                           ; LCCOMB_X34_Y2_N22  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|epcs_controller:the_epcs_controller|epcs_controller_sub:the_epcs_controller_sub|ROE~66                                                                                                               ; LCCOMB_X26_Y9_N16  ; 11      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|epcs_controller:the_epcs_controller|epcs_controller_sub:the_epcs_controller_sub|SCLK_reg                                                                                                             ; LCFF_X26_Y9_N19    ; 13      ; Clock                                 ; no     ; --                   ; --               ; --                        ;
; system_0:u0|epcs_controller:the_epcs_controller|epcs_controller_sub:the_epcs_controller_sub|always11~0                                                                                                           ; LCCOMB_X26_Y9_N12  ; 6       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|epcs_controller:the_epcs_controller|epcs_controller_sub:the_epcs_controller_sub|always6~2                                                                                                            ; LCCOMB_X29_Y9_N16  ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|epcs_controller:the_epcs_controller|epcs_controller_sub:the_epcs_controller_sub|control_wr_strobe                                                                                                    ; LCCOMB_X30_Y7_N2   ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|epcs_controller:the_epcs_controller|epcs_controller_sub:the_epcs_controller_sub|endofpacketvalue_wr_strobe                                                                                           ; LCCOMB_X31_Y9_N4   ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|epcs_controller:the_epcs_controller|epcs_controller_sub:the_epcs_controller_sub|shift_reg[4]~1233                                                                                                    ; LCCOMB_X26_Y9_N8   ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|epcs_controller:the_epcs_controller|epcs_controller_sub:the_epcs_controller_sub|slaveselect_wr_strobe                                                                                                ; LCCOMB_X29_Y10_N4  ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|epcs_controller:the_epcs_controller|epcs_controller_sub:the_epcs_controller_sub|write_tx_holding                                                                                                     ; LCCOMB_X29_Y10_N8  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|r_ena~0                                                                                                                  ; LCCOMB_X25_Y4_N12  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
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; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1|always15~0                                                                 ; LCCOMB_X11_Y5_N2   ; 10      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1|always2~1                                                                  ; LCCOMB_X13_Y6_N0   ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1|always4~1                                                                  ; LCCOMB_X13_Y6_N2   ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1|always6~1                                                                  ; LCCOMB_X13_Y6_N12  ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1|always8~1                                                                  ; LCCOMB_X12_Y6_N0   ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|sram_0_avalon_slave_0_arb_counter_enable~20                                                                                               ; LCCOMB_X31_Y5_N2   ; 3       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|sram_0_avalon_slave_0_arb_winner~0                                                                                                        ; LCCOMB_X30_Y5_N16  ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|sram_0_avalon_slave_0_write_n~28                                                                                                          ; LCCOMB_X29_Y5_N28  ; 17      ; Output enable                         ; no     ; --                   ; --               ; --                        ;
; system_0:u0|system_0_reset_clk_50_domain_synch_module:system_0_reset_clk_50_domain_synch|data_out                                                                                                                ; LCFF_X4_Y5_N29     ; 284     ; Async. clear                          ; yes    ; Global Clock         ; GCLK12           ; --                        ;
; system_0:u0|system_0_reset_clk_50_domain_synch_module:system_0_reset_clk_50_domain_synch|data_out                                                                                                                ; LCFF_X4_Y5_N29     ; 6       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|system_0_reset_clk_domain_synch_module:system_0_reset_clk_domain_synch|data_out                                                                                                                      ; LCFF_X44_Y11_N17   ; 2360    ; Async. clear                          ; yes    ; Global Clock         ; GCLK7            ; --                        ;
; system_0:u0|timer_0:the_timer_0|always0~0                                                                                                                                                                        ; LCCOMB_X39_Y13_N12 ; 32      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_0:the_timer_0|always0~1                                                                                                                                                                        ; LCCOMB_X39_Y12_N2  ; 32      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_0:the_timer_0|control_wr_strobe                                                                                                                                                                ; LCCOMB_X39_Y12_N30 ; 5       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_0:the_timer_0|period_h_wr_strobe                                                                                                                                                               ; LCCOMB_X38_Y11_N20 ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_0:the_timer_0|period_l_wr_strobe                                                                                                                                                               ; LCCOMB_X38_Y14_N30 ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_0:the_timer_0|snap_strobe~16                                                                                                                                                                   ; LCCOMB_X37_Y9_N24  ; 32      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_1:the_timer_1|always0~0                                                                                                                                                                        ; LCCOMB_X36_Y9_N6   ; 32      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_1:the_timer_1|always0~1                                                                                                                                                                        ; LCCOMB_X36_Y9_N28  ; 32      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_1:the_timer_1|control_wr_strobe                                                                                                                                                                ; LCCOMB_X36_Y9_N4   ; 5       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_1:the_timer_1|period_h_wr_strobe                                                                                                                                                               ; LCCOMB_X34_Y11_N22 ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_1:the_timer_1|period_l_wr_strobe                                                                                                                                                               ; LCCOMB_X33_Y12_N20 ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_1:the_timer_1|snap_strobe~22                                                                                                                                                                   ; LCCOMB_X35_Y11_N4  ; 32      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|cpu_0_instruction_master_read_data_valid_cfi_flash_0_s1_shift_register[1]                                             ; LCFF_X33_Y6_N7     ; 38      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_avalon_slave_arb_counter_enable~40                                                                 ; LCCOMB_X30_Y2_N4   ; 3       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_avalon_slave_arb_winner~0                                                                          ; LCCOMB_X31_Y6_N20  ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|uart_0:the_uart_0|uart_0_regs:the_uart_0_regs|control_wr_strobe~19                                                                                                                                   ; LCCOMB_X36_Y14_N4  ; 10      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|uart_0:the_uart_0|uart_0_regs:the_uart_0_regs|tx_wr_strobe~12                                                                                                                                        ; LCCOMB_X37_Y13_N10 ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|uart_0:the_uart_0|uart_0_rx:the_uart_0_rx|got_new_char                                                                                                                                               ; LCCOMB_X37_Y14_N18 ; 10      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|uart_0:the_uart_0|uart_0_rx:the_uart_0_rx|unxshiftxrxd_shift_regxshift_reg_start_bit_nxx6_out[4]~971                                                                                                 ; LCCOMB_X34_Y14_N26 ; 10      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|uart_0:the_uart_0|uart_0_tx:the_uart_0_tx|always4~0                                                                                                                                                  ; LCCOMB_X36_Y15_N10 ; 10      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|uart_0:the_uart_0|uart_0_tx:the_uart_0_tx|unxshiftxtx_shift_register_contentsxtx_shift_reg_outxx5_in[3]~191                                                                                          ; LCCOMB_X36_Y13_N4  ; 9       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+---------------------------------------+--------+----------------------+------------------+---------------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                                                                                                                                                                    ;
+--------------------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+----------------------+------------------+---------------------------+
; Name                                                                                                                                       ; Location          ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+--------------------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+----------------------+------------------+---------------------------+
; Audio_PLL:PLL2|altpll:altpll_component|_clk0                                                                                               ; PLL_3             ; 96      ; Global Clock         ; GCLK11           ; --                        ;
; CLOCK_50                                                                                                                                   ; PIN_L1            ; 455     ; Global Clock         ; GCLK2            ; --                        ;
; I2C_AV_Config:u1|mI2C_CTRL_CLK                                                                                                             ; LCFF_X23_Y24_N7   ; 40      ; Global Clock         ; GCLK10           ; --                        ;
; SDRAM_PLL:PLL1|altpll:altpll_component|_clk1                                                                                               ; PLL_1             ; 2383    ; Global Clock         ; GCLK3            ; --                        ;
; altera_internal_jtag~TCKUTAP                                                                                                               ; JTAG_X1_Y14_N0    ; 191     ; Global Clock         ; GCLK1            ; --                        ;
; altera_internal_jtag~UPDATEUSER                                                                                                            ; JTAG_X1_Y14_N0    ; 5       ; Global Clock         ; GCLK8            ; --                        ;
; sld_hub:sld_hub_inst|CLR_SIGNAL                                                                                                            ; LCFF_X39_Y5_N19   ; 180     ; Global Clock         ; GCLK6            ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0]                                                                    ; LCFF_X38_Y5_N1    ; 13      ; Global Clock         ; GCLK14           ; --                        ;
; system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|FIFO_16_256:u0|dcfifo:dcfifo_component|dcfifo_9ai1:auto_generated|rdaclr ; LCFF_X26_Y26_N5   ; 11      ; Global Clock         ; GCLK9            ; --                        ;
; system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|oAUD_BCK                                                                 ; LCFF_X1_Y13_N1    ; 4       ; Global Clock         ; GCLK0            ; --                        ;
; system_0:u0|reset_n_sources~1                                                                                                              ; LCCOMB_X29_Y6_N22 ; 4       ; Global Clock         ; GCLK15           ; --                        ;
; system_0:u0|system_0_reset_clk_50_domain_synch_module:system_0_reset_clk_50_domain_synch|data_out                                          ; LCFF_X4_Y5_N29    ; 284     ; Global Clock         ; GCLK12           ; --                        ;
; system_0:u0|system_0_reset_clk_domain_synch_module:system_0_reset_clk_domain_synch|data_out                                                ; LCFF_X44_Y11_N17  ; 2360    ; Global Clock         ; GCLK7            ; --                        ;
+--------------------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+----------------------+------------------+---------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals                                                                                                                                                                                            ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+
; Name                                                                                                                                                                                                             ; Fan-Out ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+
; system_0:u0|cpu_0:the_cpu_0|A_stall                                                                                                                                                                              ; 710     ;
; system_0:u0|cpu_0:the_cpu_0|F_stall                                                                                                                                                                              ; 162     ;
; system_0:u0|clock_1_in_arbitrator:the_clock_1_in|cpu_0_data_master_requests_clock_1_in                                                                                                                           ; 77      ;
; system_0:u0|cpu_0:the_cpu_0|d_address[2]                                                                                                                                                                         ; 75      ;
; system_0:u0|cpu_0:the_cpu_0|d_address[3]                                                                                                                                                                         ; 72      ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_stall                                                                                                                                                                          ; 70      ;
; system_0:u0|jtag_uart_0_avalon_jtag_slave_arbitrator:the_jtag_uart_0_avalon_jtag_slave|cpu_0_data_master_requests_jtag_uart_0_avalon_jtag_slave                                                                  ; 69      ;
; KEY[0]                                                                                                                                                                                                           ; 66      ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_break:the_cpu_0_nios2_oci_break|break_readreg[15]~2161                                                                           ; 64      ;
; system_0:u0|Audio_0_avalon_slave_0_arbitrator:the_Audio_0_avalon_slave_0|cpu_0_data_master_requests_Audio_0_avalon_slave_0                                                                                       ; 64      ;
; system_0:u0|epcs_controller:the_epcs_controller|epcs_select~61                                                                                                                                                   ; 62      ;
; system_0:u0|sdram_0:the_sdram_0|m_state.000010000                                                                                                                                                                ; 60      ;
; ~GND                                                                                                                                                                                                             ; 59      ;
; system_0:u0|cpu_0:the_cpu_0|av_process_readdata                                                                                                                                                                  ; 59      ;
; system_0:u0|cpu_0:the_cpu_0|d_address[4]                                                                                                                                                                         ; 59      ;
; system_0:u0|cpu_0:the_cpu_0|d_write                                                                                                                                                                              ; 58      ;
; system_0:u0|cpu_0:the_cpu_0|A_ctrl_ld_bypass                                                                                                                                                                     ; 57      ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|clock_0_out_granted_sdram_0_s1~114                                                                                                                              ; 55      ;
; system_0:u0|cpu_0_jtag_debug_module_arbitrator:the_cpu_0_jtag_debug_module|cpu_0_jtag_debug_module_address[8]~117                                                                                                ; 53      ;
; system_0:u0|cpu_0:the_cpu_0|E_ctrl_dst_data_sel_cmp                                                                                                                                                              ; 53      ;
; system_0:u0|clock_0:the_clock_0|clock_0_slave_FSM:slave_FSM|Selector1~86                                                                                                                                         ; 53      ;
; system_0:u0|cpu_0:the_cpu_0|E_src1[10]~397                                                                                                                                                                       ; 48      ;
; system_0:u0|cpu_0:the_cpu_0|E_src1[10]~396                                                                                                                                                                       ; 48      ;
; system_0:u0|cpu_0:the_cpu_0|D_src2_reg[31]~1843                                                                                                                                                                  ; 48      ;
; system_0:u0|cpu_0:the_cpu_0|D_src2_reg[31]~1842                                                                                                                                                                  ; 48      ;
; system_0:u0|cpu_0:the_cpu_0|M_A_dc_latest_line_match                                                                                                                                                             ; 47      ;
; system_0:u0|uart_0:the_uart_0|uart_0_regs:the_uart_0_regs|Equal1~92                                                                                                                                              ; 44      ;
; system_0:u0|uart_0:the_uart_0|uart_0_regs:the_uart_0_regs|Equal1~97                                                                                                                                              ; 43      ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|ir[0]                   ; 42      ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[4]                                                                                                                                          ; 42      ;
; system_0:u0|sdram_0:the_sdram_0|sdram_0_input_efifo_module:the_sdram_0_input_efifo_module|rd_address                                                                                                             ; 42      ;
; system_0:u0|sdram_0:the_sdram_0|sdram_0_input_efifo_module:the_sdram_0_input_efifo_module|entry_0[38]~1278                                                                                                       ; 41      ;
; system_0:u0|sdram_0:the_sdram_0|sdram_0_input_efifo_module:the_sdram_0_input_efifo_module|entry_1[38]~1278                                                                                                       ; 41      ;
; system_0:u0|sdram_0:the_sdram_0|active_addr[20]~353                                                                                                                                                              ; 41      ;
; system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|cpu_0_data_master_requests_sram_0_avalon_slave_0                                                                                          ; 40      ;
; system_0:u0|cpu_0:the_cpu_0|M_pipe_flush                                                                                                                                                                         ; 40      ;
; system_0:u0|cpu_0:the_cpu_0|F_iw[1]~1604                                                                                                                                                                         ; 38      ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|always3~1               ; 38      ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|cpu_0_instruction_master_read_data_valid_cfi_flash_0_s1_shift_register[1]                                             ; 38      ;
; system_0:u0|epcs_controller_epcs_control_port_arbitrator:the_epcs_controller_epcs_control_port|cpu_0_instruction_master_qualified_request_epcs_controller_epcs_control_port                                      ; 38      ;
; system_0:u0|epcs_controller_epcs_control_port_arbitrator:the_epcs_controller_epcs_control_port|cpu_0_data_master_requests_epcs_controller_epcs_control_port                                                      ; 38      ;
; system_0:u0|cpu_0:the_cpu_0|A_en_d1                                                                                                                                                                              ; 37      ;
; system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_dbs_address[1]                                                                                                                  ; 37      ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|cpu_0_data_master_requests_cfi_flash_0_s1~270                                                                         ; 36      ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_ocimem:the_cpu_0_nios2_ocimem|MonAReg[10]                                                                                            ; 35      ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|take_action_ocimem_b~34 ; 35      ;
; system_0:u0|cpu_0:the_cpu_0|D_iw[5]                                                                                                                                                                              ; 35      ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|always2~2               ; 34      ;
; system_0:u0|cpu_0:the_cpu_0|d_read                                                                                                                                                                               ; 34      ;
; system_0:u0|cpu_0:the_cpu_0|F_pc[19]~224                                                                                                                                                                         ; 33      ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter RAM Summary                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                             ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-----------------------------------+-----------------------------------------------------------------------------------------------------+
; Name                                                                                                                                                                                                                                                         ; Type ; Mode             ; Clock Mode   ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size  ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M4Ks ; MIF                               ; Location                                                                                            ;
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; system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|FIFO_16_256:u0|dcfifo:dcfifo_component|dcfifo_9ai1:auto_generated|altsyncram_1731:fifo_ram|altsyncram_brg1:altsyncram3|ALTSYNCRAM                                                          ; M4K  ; True Dual Port   ; Dual Clocks  ; 256          ; 16           ; 256          ; 16           ; yes                    ; yes                     ; yes                    ; no                      ; 4096  ; 256                         ; 16                          ; 256                         ; 16                          ; 4096                ; 1    ; None                              ; M4K_X41_Y9                                                                                          ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_bht_module:cpu_0_bht|altsyncram:the_altsyncram|altsyncram_q8e1:auto_generated|altsyncram_pfn1:altsyncram1|ALTSYNCRAM                                                                                                       ; AUTO ; True Dual Port   ; Dual Clocks  ; 256          ; 2            ; 256          ; 2            ; yes                    ; yes                     ; yes                    ; no                      ; 512   ; 256                         ; 2                           ; 256                         ; 2                           ; 512                 ; 1    ; cpu_0_bht_ram.mif                 ; M4K_X17_Y11                                                                                         ;
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; system_0:u0|cpu_0:the_cpu_0|cpu_0_dc_tag_module:cpu_0_dc_tag|altsyncram:the_altsyncram|altsyncram_vf22:auto_generated|ALTSYNCRAM                                                                                                                             ; AUTO ; True Dual Port   ; Dual Clocks  ; 512          ; 15           ; 512          ; 15           ; yes                    ; no                      ; yes                    ; no                      ; 7680  ; 512                         ; 15                          ; 512                         ; 15                          ; 7680                ; 2    ; cpu_0_dc_tag_ram.mif              ; M4K_X41_Y11, M4K_X41_Y10                                                                            ;
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; system_0:u0|epcs_controller:the_epcs_controller|altsyncram:the_boot_copier_rom|altsyncram_lo31:auto_generated|ALTSYNCRAM                                                                                                                                     ; AUTO ; ROM              ; Single Clock ; 128          ; 32           ; --           ; --           ; yes                    ; no                      ; --                     ; --                      ; 4096  ; 128                         ; 32                          ; --                          ; --                          ; 4096                ; 1    ; epcs_controller_boot_rom.hex      ; M4K_X41_Y6                                                                                          ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|dpram_5h21:FIFOram|altsyncram_9tl1:altsyncram2|ALTSYNCRAM                                                 ; AUTO ; Simple Dual Port ; Dual Clocks  ; 64           ; 8            ; 64           ; 8            ; yes                    ; no                      ; yes                    ; no                      ; 512   ; 64                          ; 8                           ; 64                          ; 8                           ; 512                 ; 1    ; None                              ; M4K_X17_Y4                                                                                          ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|dpram_5h21:FIFOram|altsyncram_9tl1:altsyncram2|ALTSYNCRAM                                                 ; AUTO ; Simple Dual Port ; Dual Clocks  ; 64           ; 8            ; 64           ; 8            ; yes                    ; no                      ; yes                    ; no                      ; 512   ; 64                          ; 8                           ; 64                          ; 8                           ; 512                 ; 1    ; None                              ; M4K_X17_Y5                                                                                          ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-----------------------------------+-----------------------------------------------------------------------------------------------------+
Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section.


+-----------------------------------------------------------------------------------------------+
; Fitter DSP Block Usage Summary                                                                ;
+---------------------------------------+-------------+---------------------+-------------------+
; Statistic                             ; Number Used ; Available per Block ; Maximum Available ;
+---------------------------------------+-------------+---------------------+-------------------+
; Simple Multipliers (9-bit)            ; 0           ; 2                   ; 52                ;
; Simple Multipliers (18-bit)           ; 2           ; 1                   ; 26                ;
; Embedded Multiplier Blocks            ; 2           ; --                  ; 26                ;
; Embedded Multiplier 9-bit elements    ; 4           ; 2                   ; 52                ;
; Signed Embedded Multipliers           ; 0           ; --                  ; --                ;
; Unsigned Embedded Multipliers         ; 2           ; --                  ; --                ;
; Mixed Sign Embedded Multipliers       ; 0           ; --                  ; --                ;
; Variable Sign Embedded Multipliers    ; 0           ; --                  ; --                ;
; Dedicated Input Shift Register Chains ; 0           ; --                  ; --                ;
+---------------------------------------+-------------+---------------------+-------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; DSP Block Details                                                                                                                                                                                                                                                                                                                                                   ;
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+
; Name                                                                                                                                                                 ; Mode                       ; Location           ; Sign Representation ; Has Input Shift Register Chain ; Data A Input Register ; Data B Input Register ; Pipeline Register ; Output Register ;
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+
; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_out3     ; Simple Multiplier (18-bit) ; DSPOUT_X28_Y17_N2  ;                     ; No                             ;                       ;                       ;                   ; yes             ;
;    system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ;                            ; DSPMULT_X28_Y17_N0 ; Variable            ;                                ; yes                   ; yes                   ; no                ;                 ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_out3     ; Simple Multiplier (18-bit) ; DSPOUT_X28_Y18_N2  ;                     ; No                             ;                       ;                       ;                   ; yes             ;
;    system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ;                            ; DSPMULT_X28_Y18_N0 ; Variable            ;                                ; yes                   ; yes                   ; no                ;                 ;
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+


+------------------------------------------------------+
; Interconnect Usage Summary                           ;
+----------------------------+-------------------------+
; Interconnect Resource Type ; Usage                   ;
+----------------------------+-------------------------+
; Block interconnects        ; 8,424 / 54,004 ( 16 % ) ;
; C16 interconnects          ; 90 / 2,100 ( 4 % )      ;
; C4 interconnects           ; 4,484 / 36,000 ( 12 % ) ;
; Direct links               ; 1,342 / 54,004 ( 2 % )  ;
; Global clocks              ; 13 / 16 ( 81 % )        ;
; Local interconnects        ; 2,533 / 18,752 ( 14 % ) ;
; R24 interconnects          ; 238 / 1,900 ( 13 % )    ;
; R4 interconnects           ; 6,205 / 46,920 ( 13 % ) ;
+----------------------------+-------------------------+


+-----------------------------------------------------------------------------+
; LAB Logic Elements                                                          ;
+---------------------------------------------+-------------------------------+
; Number of Logic Elements  (Average = 12.06) ; Number of LABs  (Total = 403) ;
+---------------------------------------------+-------------------------------+
; 1                                           ; 26                            ;
; 2                                           ; 14                            ;
; 3                                           ; 8                             ;
; 4                                           ; 7                             ;
; 5                                           ; 12                            ;
; 6                                           ; 11                            ;
; 7                                           ; 11                            ;
; 8                                           ; 9                             ;
; 9                                           ; 5                             ;
; 10                                          ; 11                            ;
; 11                                          ; 11                            ;
; 12                                          ; 24                            ;
; 13                                          ; 20                            ;
; 14                                          ; 27                            ;
; 15                                          ; 34                            ;
; 16                                          ; 173                           ;
+---------------------------------------------+-------------------------------+


+--------------------------------------------------------------------+
; LAB-wide Signals                                                   ;
+------------------------------------+-------------------------------+
; LAB-wide Signals  (Average = 2.64) ; Number of LABs  (Total = 403) ;
+------------------------------------+-------------------------------+
; 1 Async. clear                     ; 341                           ;
; 1 Clock                            ; 360                           ;
; 1 Clock enable                     ; 189                           ;
; 1 Sync. clear                      ; 16                            ;
; 1 Sync. load                       ; 48                            ;
; 2 Async. clears                    ; 25                            ;
; 2 Clock enables                    ; 59                            ;
; 2 Clocks                           ; 27                            ;
+------------------------------------+-------------------------------+


+------------------------------------------------------------------------------+
; LAB Signals Sourced                                                          ;
+----------------------------------------------+-------------------------------+
; Number of Signals Sourced  (Average = 19.28) ; Number of LABs  (Total = 403) ;
+----------------------------------------------+-------------------------------+
; 0                                            ; 0                             ;
; 1                                            ; 8                             ;
; 2                                            ; 20                            ;
; 3                                            ; 3                             ;
; 4                                            ; 11                            ;
; 5                                            ; 3                             ;
; 6                                            ; 7                             ;
; 7                                            ; 2                             ;
; 8                                            ; 7                             ;
; 9                                            ; 7                             ;
; 10                                           ; 6                             ;
; 11                                           ; 8                             ;
; 12                                           ; 10                            ;
; 13                                           ; 3                             ;
; 14                                           ; 3                             ;
; 15                                           ; 12                            ;
; 16                                           ; 17                            ;
; 17                                           ; 10                            ;
; 18                                           ; 13                            ;
; 19                                           ; 18                            ;
; 20                                           ; 20                            ;
; 21                                           ; 28                            ;
; 22                                           ; 22                            ;
; 23                                           ; 18                            ;
; 24                                           ; 29                            ;
; 25                                           ; 15                            ;
; 26                                           ; 16                            ;
; 27                                           ; 16                            ;
; 28                                           ; 20                            ;
; 29                                           ; 16                            ;
; 30                                           ; 6                             ;
; 31                                           ; 7                             ;
; 32                                           ; 22                            ;
+----------------------------------------------+-------------------------------+


+---------------------------------------------------------------------------------+
; LAB Signals Sourced Out                                                         ;
+-------------------------------------------------+-------------------------------+
; Number of Signals Sourced Out  (Average = 8.95) ; Number of LABs  (Total = 403) ;
+-------------------------------------------------+-------------------------------+
; 0                                               ; 0                             ;
; 1                                               ; 36                            ;
; 2                                               ; 13                            ;
; 3                                               ; 22                            ;
; 4                                               ; 20                            ;
; 5                                               ; 18                            ;
; 6                                               ; 30                            ;
; 7                                               ; 29                            ;
; 8                                               ; 31                            ;
; 9                                               ; 31                            ;
; 10                                              ; 30                            ;
; 11                                              ; 15                            ;
; 12                                              ; 23                            ;
; 13                                              ; 23                            ;
; 14                                              ; 14                            ;
; 15                                              ; 16                            ;
; 16                                              ; 26                            ;
; 17                                              ; 6                             ;
; 18                                              ; 8                             ;
; 19                                              ; 2                             ;
; 20                                              ; 3                             ;
; 21                                              ; 1                             ;
; 22                                              ; 2                             ;
; 23                                              ; 2                             ;
; 24                                              ; 0                             ;
; 25                                              ; 2                             ;
+-------------------------------------------------+-------------------------------+


+------------------------------------------------------------------------------+
; LAB Distinct Inputs                                                          ;
+----------------------------------------------+-------------------------------+
; Number of Distinct Inputs  (Average = 18.62) ; Number of LABs  (Total = 403) ;
+----------------------------------------------+-------------------------------+
; 0                                            ; 0                             ;
; 1                                            ; 1                             ;
; 2                                            ; 5                             ;
; 3                                            ; 20                            ;
; 4                                            ; 16                            ;
; 5                                            ; 17                            ;
; 6                                            ; 7                             ;
; 7                                            ; 16                            ;
; 8                                            ; 10                            ;
; 9                                            ; 5                             ;
; 10                                           ; 10                            ;
; 11                                           ; 12                            ;
; 12                                           ; 12                            ;
; 13                                           ; 9                             ;
; 14                                           ; 8                             ;
; 15                                           ; 9                             ;
; 16                                           ; 15                            ;
; 17                                           ; 8                             ;
; 18                                           ; 7                             ;
; 19                                           ; 10                            ;
; 20                                           ; 15                            ;
; 21                                           ; 14                            ;
; 22                                           ; 11                            ;
; 23                                           ; 12                            ;
; 24                                           ; 13                            ;
; 25                                           ; 13                            ;
; 26                                           ; 11                            ;
; 27                                           ; 13                            ;
; 28                                           ; 7                             ;
; 29                                           ; 21                            ;
; 30                                           ; 19                            ;
; 31                                           ; 17                            ;
; 32                                           ; 36                            ;
; 33                                           ; 3                             ;
; 34                                           ; 1                             ;
+----------------------------------------------+-------------------------------+


+-------------------------------------------------------------------------+
; Fitter Device Options                                                   ;
+----------------------------------------------+--------------------------+
; Option                                       ; Setting                  ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                      ;
; Enable device-wide reset (DEV_CLRn)          ; Off                      ;
; Enable device-wide output enable (DEV_OE)    ; Off                      ;
; Enable INIT_DONE output                      ; Off                      ;
; Configuration scheme                         ; Active Serial            ;
; Error detection CRC                          ; Off                      ;
; ASDO,nCSO                                    ; As input tri-stated      ;
; Reserve all unused pins                      ; As output driving ground ;
; Base pin-out file on sameframe device        ; Off                      ;
+----------------------------------------------+--------------------------+


+----------------------------+
; Advanced Data - General    ;
+--------------------+-------+
; Name               ; Value ;
+--------------------+-------+
; Status Code        ; 0     ;
; Desired User Slack ; 0     ;
; Fit Attempts       ; 1     ;
+--------------------+-------+


+--------------------------------------------------------------------------------------------------+
; Advanced Data - Placement Preparation                                                            ;
+------------------------------------------------------------------+-------------------------------+
; Name                                                             ; Value                         ;
+------------------------------------------------------------------+-------------------------------+
; Mid Wire Use - Fit Attempt 1                                     ; 16                            ;
; Mid Slack - Fit Attempt 1                                        ; -4067                         ;
; Internal Atom Count - Fit Attempt 1                              ; 7185                          ;
; LE/ALM Count - Fit Attempt 1                                     ; 4824                          ;
; LAB Count - Fit Attempt 1                                        ; 471                           ;
; Outputs per Lab - Fit Attempt 1                                  ; 7.121                         ;
; Inputs per LAB - Fit Attempt 1                                   ; 13.601                        ;
; Global Inputs per LAB - Fit Attempt 1                            ; 2.106                         ;
; LAB Constraint 'non-global clock + sync load' - Fit Attempt 1    ; 0:412;1:59                    ;
; LAB Constraint 'non-global controls' - Fit Attempt 1             ; 0:141;1:180;2:140;3:10        ;
; LAB Constraint 'non-global + aclr' - Fit Attempt 1               ; 0:21;1:91;2:217;3:133;4:8;5:1 ;
; LAB Constraint 'global non-clock non-aclr' - Fit Attempt 1       ; 0:469;1:2                     ;
; LAB Constraint 'global controls' - Fit Attempt 1                 ; 0:21;1:29;2:348;3:23;4:50     ;
; LAB Constraint 'deterministic LABSMUXA/LABXMUXB' - Fit Attempt 1 ; 0:150;1:316;2:5               ;
; LAB Constraint 'deterministic LABSMUXC/LABXMUXD' - Fit Attempt 1 ; 0:144;1:255;2:72              ;
; LAB Constraint 'clock / ce pair constraint' - Fit Attempt 1      ; 0:21;1:161;2:289              ;
; LAB Constraint 'aclr constraint' - Fit Attempt 1                 ; 0:21;1:366;2:84               ;
; LAB Constraint 'true sload_sclear pair' - Fit Attempt 1          ; 0:254;1:217                   ;
; LAB Constraint 'constant sload_sclear pair' - Fit Attempt 1      ; 0:448;1:23                    ;
; LAB Constraint 'has placement constraint' - Fit Attempt 1        ; 0:455;1:16                    ;
; LEs in Chains - Fit Attempt 1                                    ; 426                           ;
; LEs in Long Chains - Fit Attempt 1                               ; 207                           ;
; LABs with Chains - Fit Attempt 1                                 ; 42                            ;
; LABs with Multiple Chains - Fit Attempt 1                        ; 1                             ;
; Time - Fit Attempt 1                                             ; 17                            ;
; Time in tsm_tan.dll - Fit Attempt 1                              ; 1.234                         ;
+------------------------------------------------------------------+-------------------------------+


+----------------------------------------------+
; Advanced Data - Placement                    ;
+-------------------------------------+--------+
; Name                                ; Value  ;
+-------------------------------------+--------+
; Early Wire Use - Fit Attempt 1      ; 7      ;
; Early Slack - Fit Attempt 1         ; -2627  ;
; Mid Wire Use - Fit Attempt 1        ; 12     ;
; Mid Slack - Fit Attempt 1           ; -986   ;
; Late Wire Use - Fit Attempt 1       ; 13     ;
; Late Slack - Fit Attempt 1          ; -986   ;
; Peak Regional Wire - Fit Attempt 1  ; 0.000  ;
; Time - Fit Attempt 1                ; 77     ;
; Time in tsm_tan.dll - Fit Attempt 1 ; 16.365 ;
+-------------------------------------+--------+


+---------------------------------------------+
; Advanced Data - Routing                     ;
+-------------------------------------+-------+
; Name                                ; Value ;
+-------------------------------------+-------+
; Early Slack - Fit Attempt 1         ; 1301  ;
; Early Wire Use - Fit Attempt 1      ; 12    ;
; Peak Regional Wire - Fit Attempt 1  ; 30    ;
; Mid Slack - Fit Attempt 1           ; 647   ;
; Late Slack - Fit Attempt 1          ; 647   ;
; Late Wire Use - Fit Attempt 1       ; 14    ;
; Time - Fit Attempt 1                ; 17    ;
; Time in tsm_tan.dll - Fit Attempt 1 ; 4.875 ;
+-------------------------------------+-------+


+-------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter INI Usage                                                                                                                          ;
+----------------------+--------------------------------------------------------------------------------------------------------------------+
; Option               ; Usage                                                                                                              ;
+----------------------+--------------------------------------------------------------------------------------------------------------------+
; Initialization file: ; c:/altera/71/quartus/bin/quartus.ini                                                                               ;
; dev_password         ; e81f0e65b8afc1da24522b894c886f598ff5e3fafae3453dd1029e508011004342234235215526025211557545361520042000410042555455 ;
+----------------------+--------------------------------------------------------------------------------------------------------------------+


+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 7.1 Build 178 06/25/2007 Service Pack 1 SJ Full Version
    Info: Processing started: Thu Aug 30 15:49:15 2007
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off DE1_SD_Card_Audio -c DE1_SD_Card_Audio
Info: Selected device EP2C20F484C7 for design "DE1_SD_Card_Audio"
Info: Implemented PLL "SDRAM_PLL:PLL1|altpll:altpll_component|pll" as Cyclone II PLL type
    Info: Implementing clock multiplication of 1, clock division of 1, and phase shift of -54 degrees (-3000 ps) for SDRAM_PLL:PLL1|altpll:altpll_component|_clk0 port
    Info: Implementing clock multiplication of 2, clock division of 1, and phase shift of 0 degrees (0 ps) for SDRAM_PLL:PLL1|altpll:altpll_component|_clk1 port
Info: Implemented PLL "Audio_PLL:PLL2|altpll:altpll_component|pll" as Cyclone II PLL type
    Info: Implementing clock multiplication of 15, clock division of 22, and phase shift of 0 degrees (0 ps) for Audio_PLL:PLL2|altpll:altpll_component|_clk0 port
Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Info: Fitter is using the Classic Timing Analyzer
Info: Detected fmax, tsu, tco, and/or tpd requirements -- optimizing circuit to achieve only the specified requirements
Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
    Info: Device EP2C15AF484C7 is compatible
    Info: Device EP2C35F484C7 is compatible
    Info: Device EP2C50F484C7 is compatible
Info: Fitter converted 2 user pins into dedicated programming pins
    Info: Pin ~ASDO~ is reserved at location C4
    Info: Pin ~nCSO~ is reserved at location C3
Info: Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Info: Automatically promoted node Audio_PLL:PLL2|altpll:altpll_component|_clk0 (placed in counter C0 of PLL_3)
    Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G11
Info: Automatically promoted node CLOCK_50 (placed in PIN L1 (CLK0, LVDSCLK0p, Input))
    Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G2
Info: Automatically promoted node SDRAM_PLL:PLL1|altpll:altpll_component|_clk0 (placed in counter C2 of PLL_1)
    Info: Automatically promoted destinations to use location or clock signal External Clock Output CLKCTRL_X0_Y1_N1
Info: Automatically promoted node SDRAM_PLL:PLL1|altpll:altpll_component|_clk1 (placed in counter C0 of PLL_1)
    Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G3
Info: Automatically promoted node altera_internal_jtag~TCKUTAP 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node I2C_AV_Config:u1|mI2C_CTRL_CLK 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node I2C_AV_Config:u1|I2C_Controller:u0|I2C_SCLK~255
        Info: Destination node I2C_AV_Config:u1|mI2C_CTRL_CLK~79
Info: Automatically promoted node system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|oAUD_BCK 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node AUD_BCLK
        Info: Destination node system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|oAUD_BCK~37
Info: Automatically promoted node altera_internal_jtag~UPDATEUSER 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|st_updateir~112
        Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|st_updatedr~99
Info: Automatically promoted node system_0:u0|system_0_reset_clk_domain_synch_module:system_0_reset_clk_domain_synch|data_out 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_debug:the_cpu_0_nios2_oci_debug|jtag_break~47
        Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_debug:the_cpu_0_nios2_oci_debug|resetlatch~183
Info: Automatically promoted node system_0:u0|system_0_reset_clk_50_domain_synch_module:system_0_reset_clk_50_domain_synch|data_out 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node system_0:u0|sdram_0:the_sdram_0|active_addr[20]~353
        Info: Destination node system_0:u0|sdram_0:the_sdram_0|active_cs_n~177
        Info: Destination node system_0:u0|sdram_0:the_sdram_0|i_refs[0]
        Info: Destination node system_0:u0|sdram_0:the_sdram_0|i_refs[2]
        Info: Destination node system_0:u0|sdram_0:the_sdram_0|i_refs[1]
Info: Automatically promoted node sld_hub:sld_hub_inst|CLR_SIGNAL 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|ir[1]~717
        Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_debug:the_cpu_0_nios2_oci_debug|resetlatch~182
        Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_debug:the_cpu_0_nios2_oci_debug|resetlatch~183
Info: Automatically promoted node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0] 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state~433
        Info: Destination node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state~5
Info: Automatically promoted node system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|FIFO_16_256:u0|dcfifo:dcfifo_component|dcfifo_9ai1:auto_generated|rdaclr 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node system_0:u0|reset_n_sources~1 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Starting register packing
Info: Ignoring invalid fast I/O register assignments
Info: Finished register packing: elapsed time is 00:00:06
    Extra Info: Packed 2 registers into blocks of type EC
    Extra Info: Packed 117 registers into blocks of type I/O
    Extra Info: Packed 64 registers into blocks of type Embedded multiplier block
    Extra Info: Created 73 register duplicates
Warning: PLL "SDRAM_PLL:PLL1|altpll:altpll_component|pll" is in normal or source synchronous mode with output clock "compensate_clock" set to clk[0] that is not fully compensated because it feeds an output pin -- only PLLs in zero delay buffer mode can fully compensate output pins
Warning: PLL "Audio_PLL:PLL2|altpll:altpll_component|pll" output port clk[0] feeds output pin "AUD_XCK" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:17
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Fitter placement operations ending: elapsed time is 00:01:17
Info: Estimated most critical path is register to register delay of 9.498 ns
    Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X32_Y8; Fanout = 3; REG Node = 'system_0:u0|cpu_0:the_cpu_0|d_address[21]'
    Info: 2: + IC(0.416 ns) + CELL(0.322 ns) = 0.738 ns; Loc. = LAB_X32_Y8; Fanout = 3; COMB Node = 'system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|cpu_0_data_master_requests_sram_0_avalon_slave_0~294'
    Info: 3: + IC(0.354 ns) + CELL(0.322 ns) = 1.414 ns; Loc. = LAB_X32_Y8; Fanout = 40; COMB Node = 'system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|cpu_0_data_master_requests_sram_0_avalon_slave_0'
    Info: 4: + IC(0.945 ns) + CELL(0.322 ns) = 2.681 ns; Loc. = LAB_X31_Y5; Fanout = 21; COMB Node = 'system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|cpu_0_instruction_master_qualified_request_sram_0_avalon_slave_0~1'
    Info: 5: + IC(0.498 ns) + CELL(0.177 ns) = 3.356 ns; Loc. = LAB_X31_Y5; Fanout = 21; COMB Node = 'system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|cpu_0_instruction_master_qualified_request_sram_0_avalon_slave_0~135'
    Info: 6: + IC(0.588 ns) + CELL(0.322 ns) = 4.266 ns; Loc. = LAB_X30_Y5; Fanout = 28; COMB Node = 'system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|sram_0_avalon_slave_0_grant_vector[1]~44'
    Info: 7: + IC(1.017 ns) + CELL(0.545 ns) = 5.828 ns; Loc. = LAB_X34_Y6; Fanout = 1; COMB Node = 'system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|dbs_count_enable~588'
    Info: 8: + IC(0.498 ns) + CELL(0.178 ns) = 6.504 ns; Loc. = LAB_X34_Y6; Fanout = 1; COMB Node = 'system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|dbs_count_enable~591'
    Info: 9: + IC(0.354 ns) + CELL(0.322 ns) = 7.180 ns; Loc. = LAB_X34_Y6; Fanout = 6; COMB Node = 'system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|dbs_count_enable~590'
    Info: 10: + IC(0.131 ns) + CELL(0.545 ns) = 7.856 ns; Loc. = LAB_X34_Y6; Fanout = 16; COMB Node = 'system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|always6~9'
    Info: 11: + IC(0.884 ns) + CELL(0.758 ns) = 9.498 ns; Loc. = LAB_X35_Y9; Fanout = 2; REG Node = 'system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|dbs_16_reg_segment_0[8]'
    Info: Total cell delay = 3.813 ns ( 40.15 % )
    Info: Total interconnect delay = 5.685 ns ( 59.85 % )
Info: Fitter routing operations beginning
Info: Average interconnect usage is 11% of the available device resources. Peak interconnect usage is 29%
    Info: The peak interconnect region extends from location X25_Y0 to location X37_Y13
Info: Fitter routing operations ending: elapsed time is 00:00:17
Info: The Fitter performed an Auto Fit compilation.  No optimizations were skipped because the design's timing and routability requirements required full optimization.
Info: Started post-fitting delay annotation
Warning: Found 256 output pins without output pin load capacitance assignment
    Info: Pin "HEX0[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX0[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX0[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX0[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX0[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX0[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX0[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX1[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX1[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX1[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX1[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX1[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX1[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX1[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX2[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX2[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX2[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX2[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX2[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX2[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX2[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX3[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX3[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX3[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX3[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX3[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX3[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX3[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDG[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDG[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDG[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
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Info: Node sld_hub:sld_hub_inst|CLR_SIGNAL~clkctrl uses non-global routing resources to route signals to global destination nodes
    Info: Port clear -- assigned as a global for destination node sld_hub:sld_hub_inst|sld_dffex:IRSR|Q[5] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|jupdate -- routed using non-global resources
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Info: Node system_0:u0|system_0_reset_clk_50_domain_synch_module:system_0_reset_clk_50_domain_synch|data_out~clkctrl uses non-global routing resources to route signals to global destination nodes
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    Info: Total of 81 global destination nodes routed using non-global resources -- displayed first 50
Info: Node system_0:u0|system_0_reset_clk_domain_synch_module:system_0_reset_clk_domain_synch|data_out~clkctrl uses non-global routing resources to route signals to global destination nodes
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    Info: Port clear -- assigned as a global for destination node system_0:u0|Audio_0:the_Audio_0|AUDIO_DAC_FIFO:the_AUDIO_DAC_FIFO|FIFO_16_256:u0|dcfifo:dcfifo_component|dcfifo_9ai1:auto_generated|alt_synch_pipe_nc8:rs_dgwp|dffpipe_hd9:dffpipe5|dffe7a[2] -- routed using non-global resources
Warning: Following 76 pins have no output enable or a GND or VCC output enable - later changes to this connectivity may change fitting results
    Info: Pin SD_DAT3 has a permanently enabled output enable
    Info: Pin AUD_ADCLRCK has a permanently enabled output enable
    Info: Pin AUD_DACLRCK has a permanently enabled output enable
    Info: Pin AUD_BCLK has a permanently enabled output enable
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    Info: Pin GPIO_1[30] has a permanently disabled output enable
    Info: Pin GPIO_1[31] has a permanently disabled output enable
    Info: Pin GPIO_1[32] has a permanently disabled output enable
    Info: Pin GPIO_1[33] has a permanently disabled output enable
    Info: Pin GPIO_1[34] has a permanently disabled output enable
    Info: Pin GPIO_1[35] has a permanently disabled output enable
Warning: Following 90 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results
    Info: Pin DRAM_CKE has VCC driving its datain port
    Info: Pin FL_RST_N has VCC driving its datain port
    Info: Pin TDO has GND driving its datain port
    Info: Pin VGA_HS has GND driving its datain port
    Info: Pin VGA_VS has GND driving its datain port
    Info: Pin VGA_R[0] has GND driving its datain port
    Info: Pin VGA_R[1] has GND driving its datain port
    Info: Pin VGA_R[2] has GND driving its datain port
    Info: Pin VGA_R[3] has GND driving its datain port
    Info: Pin VGA_G[0] has GND driving its datain port
    Info: Pin VGA_G[1] has GND driving its datain port
    Info: Pin VGA_G[2] has GND driving its datain port
    Info: Pin VGA_G[3] has GND driving its datain port
    Info: Pin VGA_B[0] has GND driving its datain port
    Info: Pin VGA_B[1] has GND driving its datain port
    Info: Pin VGA_B[2] has GND driving its datain port
    Info: Pin VGA_B[3] has GND driving its datain port
    Info: Pin SD_DAT3 has VCC driving its datain port
    Info: Pin GPIO_0[0] has VCC driving its datain port
    Info: Pin GPIO_0[1] has VCC driving its datain port
    Info: Pin GPIO_0[2] has VCC driving its datain port
    Info: Pin GPIO_0[3] has VCC driving its datain port
    Info: Pin GPIO_0[4] has VCC driving its datain port
    Info: Pin GPIO_0[5] has VCC driving its datain port
    Info: Pin GPIO_0[6] has VCC driving its datain port
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    Info: Pin GPIO_0[29] has VCC driving its datain port
    Info: Pin GPIO_0[30] has VCC driving its datain port
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    Info: Pin GPIO_0[32] has VCC driving its datain port
    Info: Pin GPIO_0[33] has VCC driving its datain port
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    Info: Pin GPIO_1[0] has VCC driving its datain port
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    Info: Pin GPIO_1[34] has VCC driving its datain port
    Info: Pin GPIO_1[35] has VCC driving its datain port
Info: Following groups of pins have the same output enable
    Info: Following pins have the same output enable: system_0:u0|sdram_0:the_sdram_0|always5~0
        Info: Type bidirectional pin DRAM_DQ[12] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[3] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[10] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[1] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[9] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[0] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[8] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[7] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[15] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[6] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[14] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[5] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[13] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[4] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[11] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[2] uses the 3.3-V LVTTL I/O standard
    Info: Following pins have the same output enable: system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|sram_0_avalon_slave_0_write_n~28
        Info: Type bidirectional pin SRAM_DQ[4] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[11] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[2] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[1] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[9] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[0] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[8] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[7] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[15] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[6] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[14] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[5] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[13] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[12] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[3] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[10] uses the 3.3-V LVTTL I/O standard
    Info: Following pins have the same output enable: system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|pre_dbs_count_enable~25
        Info: Type bidirectional pin FL_DQ[3] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[1] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[0] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[7] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[6] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[5] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[4] uses the 3.3-V LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[2] uses the 3.3-V LVTTL I/O standard
    Info: Following pins have the same output enable: system_0:u0|SD_CMD:the_SD_CMD|data_dir
        Info: Type bidirectional pin SD_CMD uses the 3.3-V LVTTL I/O standard
    Info: Following pins have the same output enable: system_0:u0|SD_DAT:the_SD_DAT|data_dir
        Info: Type bidirectional pin SD_DAT uses the 3.3-V LVTTL I/O standard
    Info: Following pins have the same output enable: I2C_AV_Config:u1|I2C_Controller:u0|SDO
        Info: Type bidirectional pin I2C_SDAT uses the 3.3-V LVTTL I/O standard
Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
Info: Generated suppressed messages file //file2/R1/DE1/cd/source/DE1_CD_v0.7/DE1_demonstrations/DE1_SD_Card_Audio/DE1_SD_Card_Audio.fit.smsg
Info: Quartus II Fitter was successful. 0 errors, 6 warnings
    Info: Allocated 246 megabytes of memory during processing
    Info: Processing ended: Thu Aug 30 15:52:06 2007
    Info: Elapsed time: 00:02:51


+----------------------------+
; Fitter Suppressed Messages ;
+----------------------------+
The suppressed messages can be found in //file2/R1/DE1/cd/source/DE1_CD_v0.7/DE1_demonstrations/DE1_SD_Card_Audio/DE1_SD_Card_Audio.fit.smsg.


